9.1. 入力クロック制約

F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

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ID 741328

日付 6/26/2023

バージョン 23.2-22.0.0

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9.1. 入力クロック制約

を生成して統合した後、 Triple-Speed Ethernet Intel® FPGA IP システムに組み込むには、タイミング制約ファイルを作成してクロック制約要件を指定する必要があります。

次のコマンドを使用して、タイミング制約ファイルでクロック要件を指定できます。

作成_時計

たとえば、「」という名前の新しい時計の場合、reg_clk"、トップレベルの入力ポートを対象とした 50 MHz クロックを使用"カチカチ」の場合は、次のコマンドラインを入力します。

create_clock -name sopc_clk -period 20 [get_ports PLD_CLOCKINPUT]

以下の図は、タイミング制約ファイルを作成してタイミングを制約する方法の例を示しています。 Triple-Speed Ethernet Intel® FPGA IP 時計。

図 81. Triple-Speed Ethernetのタイミング制約ファイルの 再構成_clk この例では信号は示されていません。を拘束する 再構成_clk デザインの実装に基づいて。

上記の例は、次の Verilog モジュールで構成されています。

TOP.v—トップレベルのデザインモジュール。インテル® FPGA PLL とユーザー定義のインスタンス。トップレベルの入力クロックは次のもので構成されます。 pll_inclk、 ext_clk、そして xcvr_ref_clk。
ユーザー_インスタンス.v- をインスタンス化するユーザー定義のインスタンス。 Triple-Speed Ethernet Intel® FPGA IP。
tse_variation.v—A Triple-Speed Ethernet Intel® FPGA IP 変化。この例では、内部 FIFO バッファ、1000BASE-X/SGMII PCS、および組み込み PMA を備えた 10/100/1000 Mbps Ethernet MAC を使用します。

PLL クロック入力の周波数、 含む0は 100 MHz、PLL クロック出力の周波数です。 c0、100MHzです。の Triple-Speed Ethernet マックアヴァロンストリーミングクロック、 ff_tx_clk そして ff_rx_clk、使用 c0 クロックソースとして。トランシーバー基準クロックの入力クロック周波数、 xcvr_ref_clk、125MHzです。

top.sdc— タイミング制約ファイル

# PLL クロック入力、100 MHz create_ Clock -name pll_inclk -period 10.000 [get_ports {pll_inclk}] # ext_clk、50 MHz create_ Clock -name ext_clk -period 20.000 [get_ports {ext_clk}] # xcvr_ref_clk、125 MHz create_ Clock -name xcvr_ref_clk -期間 8.000 [get_ports {xcvr_ref_clk}] # PLL で生成された出力クロックを取得します。派生_pll_クロック

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