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1. F タイル トリプルスピード イーサネット インテル FPGA IPユーザーガイドについて
2. このコンパイラについて
3. スタートガイド
4. パラメーター設定
5. 機能の説明
6. Configuration Register Test
7. インターフェイスの信号
8. デザイン検討事項
9. タイミング制約
10. ソフトウェア・プログラミング・インターフェイス
11. ユーザーガイド・アーカイブ
12. F タイル トリプルスピード イーサネット インテル FPGA IP ユーザーガイド改訂履歴
A. イーサネットフレームのフォーマット
B. シミュレーション・IIパラメーター
7.1.1. 10/100/1000イーサネットMAC信号
7.1.2. 10/100/1000イーサネットMAC信号
7.1.3. 1000BASE-X/SGMII PCSを備えた10/100/1000イーサネットMACの信号
7.1.4. 1000BASE-X/SGMII PCSおよびPMAを備えた10/100/1000イーサネットMACの信号
7.1.5. 1000BASE-X/SGMII PCSを備えた10/100/1000イーサネットMACの信号
7.1.6. IEEE 1588v2 を使用した内部 FIFO バッファなしの 10/100/1000 イーサネット MAC 、1000BASE-X/SGMII 2XTBI PCS、および組み込みシリアル PMA 信号
7.1.7. 1000BASE-X/SGMII PCSを備えた10/100/1000イーサネットMACの信号
7.1.8. 1000BASE-X/SGMII PCSおよびPMAを備えた10/100/1000イーサネットMACの信号
7.1.9. 1000BASE-X/SGMII PCSとエンベデッドPMAを備えた10/100/1000マルチ・ポート・イーサネットMACの信号
7.1.10. 1000BASE-X/SGMII PCS信号
7.1.11. 1000BASE-X/SGMII PCS信号
7.1.12. 1000BASE-X/SGMII PCSとPMAの信号
10.6.1. alt_tse_mac_get_common_speed()
10.6.2. alt_tse_mac_set_common_speed()
10.6.3. alt_tse_phy_add_profile()
10.6.4. alt_tse_system_add_sys()
10.6.5. triple_speed_イーサネット_init()
10.6.6. tse_mac_close()
10.6.7. tse_mac_raw_send()
10.6.8. tse_mac_setGMII mode()
10.6.9. tse_mac_setMIImode()
10.6.10. tse_mac_SwReset()
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5.1.2. MACインターフェイス
MACモジュールは、次の機能を実装します。
- Avalon®ストリーミング・インターフェイス システム側で。
- Avalon® 次のプロパティを持つ送信時のストリーミング シンク ポート:
- 内部 FIFO バッファなしの MAC バリエーションでは、固定データ幅、8 ビット。内部 FIFO バッファを使用した MAC バリエーションで、8 ビットまたは 32 ビットの設定可能なデータ幅。
- パケット開始 (SOP) 信号とパケット終了 (EOP) 信号、および部分的な最終パケット信号を使用したパケットのサポート。
- エラー報告。
- によって指定される可変長の準備完了レイテンシ tx_almost_full 登録する。
- Avalon® 次のプロパティを持つ受信時のストリーミング ソース ポート:
- 内部 FIFO バッファなしの MAC バリエーションでの 8 ビットの固定データ幅。内部 FIFO バッファを使用した MAC バリエーションで、8 ビットまたは 32 ビットの設定可能なデータ幅。
- バックプレッシャーは、内部 FIFO バッファを備えた MAC バリエーションでのみサポートされます。 FIFO バッファのレベルがそれぞれのプログラム可能なしきい値に達すると、送信が停止します。
- SOP および EOP 信号、および部分的な最終パケット信号を使用したパケットのサポート。
- エラー報告。
- 内部 FIFO バッファなしの MAC 変動では、Ready レイテンシはゼロです。内部 FIFO バッファを備えた MAC のバリエーションでは、レディ レイテンシは 2 です。
- Avalon® 次のプロパティを持つ送信時のストリーミング シンク ポート:
- ネットワーク側のメディア非依存インターフェイス - 設定によって MII または GMII を選択します。 インターフェース のオプション コア構成 ページまたは ETH_SPEED 少し入った コマンド構成 登録する。
- 制御インターフェース - Avalon® 256 個の 32 ビット コンフィギュレーション レジスタ、ステータス レジスタ、および統計カウンタへのアクセスを提供するメモリ マップド スレーブ ポート。このインターフェイスは、次の使用をサポートしています。 待機要求 インターコネクト ファブリックを必要なだけサイクル停止します。
- PHY 管理インターフェイス - 標準 MDIO 仕様、IEEE 803.2 標準第 22 条を実装して、PHY デバイス管理レジスタにアクセスします。このインターフェイスは、最大 32 個の PHY デバイスをサポートします。
内部 FIFO バッファを持たない MAC バリエーションでは、次の追加インターフェイスが実装されます。
- FIFO ステータス インターフェイス - Avalon® 外部 FIFO バッファのフィル レベルでストリーミングするストリーミング シンク ポート。内部バッファを持たない MAC バリエーションのみがこのインターフェイスを実装します。
- パケット分類インターフェイス - Avalon® 受信パケット分類情報をストリーミング出力するストリーミング ソース ポート。内部バッファを持たない MAC バリエーションのみがこのインターフェイスを実装します。