F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

ID 741328
日付 6/26/2023
Public
ドキュメント目次

5.1.2. MACインターフェイス

MACモジュールは、次の機能を実装します。
  • Avalon®ストリーミング・インターフェイス システム側で。
    • Avalon® 次のプロパティを持つ送信時のストリーミング シンク ポート:
      • 内部 FIFO バッファなしの MAC バリエーションでは、固定データ幅、8 ビット。内部 FIFO バッファを使用した MAC バリエーションで、8 ビットまたは 32 ビットの設定可能なデータ幅。
      • パケット開始 (SOP) 信号とパケット終了 (EOP) 信号、および部分的な最終パケット信号を使用したパケットのサポート。
      • エラー報告。
      • によって指定される可変長の準備完了レイテンシ tx_almost_full 登録する。
    • Avalon® 次のプロパティを持つ受信時のストリーミング ソース ポート:
      • 内部 FIFO バッファなしの MAC バリエーションでの 8 ビットの固定データ幅。内部 FIFO バッファを使用した MAC バリエーションで、8 ビットまたは 32 ビットの設定可能なデータ幅。
      • バックプレッシャーは、内部 FIFO バッファを備えた MAC バリエーションでのみサポートされます。 FIFO バッファのレベルがそれぞれのプログラム可能なしきい値に達すると、送信が停止します。
      • SOP および EOP 信号、および部分的な最終パケット信号を使用したパケットのサポート。
      • エラー報告。
      • 内部 FIFO バッファなしの MAC 変動では、Ready レイテンシはゼロです。内部 FIFO バッファを備えた MAC のバリエーションでは、レディ レイテンシは 2 です。
  • ネットワーク側のメディア非依存インターフェイス - 設定によって MII または GMII を選択します。 インターフェース のオプション コア構成 ページまたは ETH_SPEED 少し入った コマンド構成 登録する。
  • 制御インターフェース - Avalon® 256 個の 32 ビット コンフィギュレーション レジスタ、ステータス レジスタ、および統計カウンタへのアクセスを提供するメモリ マップド スレーブ ポート。このインターフェイスは、次の使用をサポートしています。 待機要求 インターコネクト ファブリックを必要なだけサイクル停止します。
  • PHY 管理インターフェイス - 標準 MDIO 仕様、IEEE 803.2 標準第 22 条を実装して、PHY デバイス管理レジスタにアクセスします。このインターフェイスは、最大 32 個の PHY デバイスをサポートします。

内部 FIFO バッファを持たない MAC バリエーションでは、次の追加インターフェイスが実装されます。

  • FIFO ステータス インターフェイス - Avalon® 外部 FIFO バッファのフィル レベルでストリーミングするストリーミング シンク ポート。内部バッファを持たない MAC バリエーションのみがこのインターフェイスを実装します。
  • パケット分類インターフェイス - Avalon® 受信パケット分類情報をストリーミング出力するストリーミング ソース ポート。内部バッファを持たない MAC バリエーションのみがこのインターフェイスを実装します。