F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

ID 741328
日付 6/26/2023
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ドキュメント目次

5.1.5. MAC送受信公称レイテンシー

アルテラは、MAC送受信レイテンシーに関する以下の定義を使用します。
  • 送信レイテンシーは、最初のビットがAvalon-STインターフェイス上で初めて使用可能になった後、MACファンクションがネットワーク側インターフェイス(MII/GMII/RGMII)上にその最初のビットを送信するのに要するMACクロックサイクル数です。
  • 受信レイテンシーは、最初のビットがネットワーク側のインターフェイス(MII/GMII/RGMII)に受信された後、MACファンクションがAvalon-STインターフェイス上にその最初のビットを伝達するのに要するMACクロックサイクル数です。
表 20.  MAC送受信公称レイテンシーさまざまなモードでの送信および受信の公称遅延。 FIFO バッファのしきい値は、レイテンシを求めるときに、このユーザー ガイドで指定されている一般的な値に設定されます。下 MAC オプション タブでは、以下の表に示すレイテンシを導出するときに、次のオプションのみが選択されます。 MAC 10/100 半二重サポートを有効にする統計カウンターを含める、 そして マジックパケット検出を有効にする
MAC Configuration レイテンシー (クロックサイクル) 4 5
送信 受信
内部FIFOが組み込まれたMAC 6
ギガビットおよびカットスルー・モードのGMII 38 99
ギガビットおよびカットスルー・モードのMII 40 184
ギガビットおよびカットスルー・モードのMII 34 183
ギガビットおよびカットスルー・モードのRGMII 40 102
10/100 Mbpsおよびカットスルー・モードのRGMII 41 187
10/100 Mbpsおよびカットスルー・モードのRGMII 36 186
内部FIFOが組み込まれていないMAC 7
GMII 15 28
MII 26 56
ギガビット・モードのRGMII 16 31
10/100 MbpsのRGMII 27 59
4 すべてのドメインのクロックは同じ周波数で実行されます。
5 この表の数値はシミュレーションによるものです。
6 データ幅は32 ビットに設定されます。
7 データ幅は8 ビットに設定されます。