F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

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ID 741328
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. F タイル トリプルスピード イーサネット インテル FPGA IPユーザーガイドについて 2. このコンパイラについて 3. スタートガイド 4. パラメーター設定 5. 機能の説明 6. Configuration Register Test 7. インターフェイスの信号 8. デザイン検討事項 9. タイミング制約 10. ソフトウェア・プログラミング・インターフェイス 11. ユーザーガイド・アーカイブ 12. F タイル トリプルスピード イーサネット インテル FPGA IP ユーザーガイド改訂履歴 A. イーサネットフレームのフォーマット B. シミュレーション・IIパラメーター
2. このコンパイラについて x
2.1. リリース情報 2.2. デバイスファミリー・サポート 2.3. 特性 2.4. 10/100/1000イーサネットMAC信号 2.5. の概略ブロック図 2.6. アプリケーション例 2.7. 検証 2.8. パフォーマンスおよびリソース使用率
2.7. 検証 x
2.7.1. オプティカル・プラットフォーム 2.7.2. 銅線プラットフォーム
3. スタートガイド x
3.1. Intel FPGA IPコアの紹介 3.2. Intel FPGA IPコアのインストールとライセンス 3.3. IPコアのパラメーターとオプションの指定 3.4. IP コアの生成された出力 () 3.5. Intel® FPGA IPコアのシミュレーション
3.2. Intel FPGA IPコアのインストールとライセンス x
3.2.1. Intel® FPGA IP Evaluation Mode
3.4. IP コアの生成された出力 () x
3.4.1. Temperature Readingデザイン例のファイル
4. パラメーター設定 x
4.1. コア・コンフィグレーション 4.2. イーサネットMACオプション 4.3. FIFO Options 4.4. タイムスタンプのオプション 4.5. PCS/SGMIIオプション
5. 機能の説明 x
5.1. 10/100/1000 Mbps Ethernet MAC 5.2. オプションのPMAが組み込まれた1000BASE-X/SGMII PCS 5.3. Precise Time Management (高精度時刻管理) 5.4. 確定的レイテンシ
5.1. 10/100/1000 Mbps Ethernet MAC x
5.1.1. MACアーキテクチャー 5.1.2. MACインターフェイス 5.1.3. MAC送信データ・パス 5.1.4. MAC受信インタフェース 5.1.5. MAC送受信公称レイテンシー 5.1.6. FIFOバッファへの入力 5.1.7. 輻輳とフロー制御 5.1.8. マジック・パケット 5.1.9. ローカル・ループバックをイネーブルします。 5.1.10. MAC Reset 5.1.11. PHYマネジメント（MDIO） 5.1.12. 外部PHYへのMACの接続
5.1.3. MAC送信データ・パス x
5.1.3.1. IPペイロード・リアライメント 5.1.3.2. アドレスの挿入 5.1.3.3. フレーム・ペイロード・パディング 5.1.3.4. CRC-32の生成 5.1.3.5. パケット間ギャップ挿入 5.1.3.6. 半二重モードの衝突検出
5.1.4. MAC受信インタフェース x
5.1.4.1. プリアンブル処理 5.1.4.2. 半二重モードの衝突検出 5.1.4.3. アドレスチェック 5.1.4.4. フレーム・タイプ検証 5.1.4.5. ペイロード・パッドの削除 5.1.4.6. CRCのチェック 5.1.4.7. 長さのチェック 5.1.4.8. フレーム書き込み 5.1.4.9. IPペイロード・アライメント
5.1.4.3. アドレスチェック x
5.1.4.3.1. ユニキャスト・アドレス・チェック 5.1.4.3.2. マルチキャスト・アドレス解決
5.1.6. FIFOバッファへの入力 x
5.1.6.1. 受信FIFOスレッショルド 5.1.6.2. 送信FIFOスレッショルド 5.1.6.3. 送信FIFOバッファーのアンダーフロー
5.1.7. 輻輳とフロー制御 x
5.1.7.1. リモート・デバイス輻輳 5.1.7.2. 受信FIFOおよびローカル・デバイス輻輳
5.1.8. マジック・パケット x
5.1.8.1. スリープ・モード 5.1.8.2. マジック・パケット検出
5.1.11. PHYマネジメント（MDIO） x
5.1.11.1. MDIO接続 5.1.11.2. MACフレームのフォーマット
5.1.12. 外部PHYへのMACの接続 x
5.1.12.1. Gigabit Ethernet 5.1.12.2. プログラマブル10/100イーサネット 5.1.12.3. プログラマブル10/100/100イーサネット動作
5.2. オプションのPMAが組み込まれた1000BASE-X/SGMII PCS x
5.2.1. 1000BASE-X/SGMII PCS only 5.2.2. MAC送信動作 5.2.3. MAC受信動作 5.2.4. Transmit and Receive Latencies 5.2.5. GMIIコンバーター 5.2.6. SGMIIコンバーター 5.2.7. オート・ネゴシエーション 5.2.8. 10ビット・インターフェイス 5.2.9. 1000BASE-X/SGMII PCS信号
5.2.2. MAC送信動作 x
5.2.2.1. フレーム・カプセル化 5.2.2.2. 8B/10Bエンコーディング
5.2.3. MAC受信動作 x
5.2.3.1. カンマ検出 5.2.3.2. 8b/10bデコーディング 5.2.3.3. フレームの非カプセル化 5.2.3.4. 同期化 5.2.3.5. キャリア検知 5.2.3.6. 衝突検出
5.2.6. SGMIIコンバーター x
5.2.6.1. 送信 5.2.6.2. 受信
5.2.7. オート・ネゴシエーション x
5.2.7.1. 1000BASE-Xオート・ネゴシエーション 5.2.7.2. SGMIIオート・ネゴシエーション
5.3. Precise Time Management (高精度時刻管理) x
5.3.1. IEEE 1588v2 がサポートする構成 5.3.2. IEEE 1588v2の機能 5.3.3. IEEE 1588v2のアーキテクチャー 5.3.4. IEEE送信データ・パス 5.3.5. IEEE1588v2受信データパス 5.3.6. IEEEフレームのフォーマット
5.3.6. IEEEフレームのフォーマット x
5.3.6.1. IEEE 802.3のPTPパケット 5.3.6.2. UDP/IPv4を経由したPTPパケット 5.3.6.3. UDP/IPv6を経由したPTPパケット
6. Configuration Register Test x
6.1. MAC 構成レジスタ空間 6.2. PCS コンフィギュレーション レジスタ空間 6.3. レジスタの初期化
6.1. MAC 構成レジスタ空間 x
6.1.1. 基本構成レジスタ (Dword オフセット 0x00 – 0x17) 6.1.2. 統計カウンター (Dword オフセット 0x18 – 0x38) 6.1.3. 送信および受信コマンド レジスタ (Dword オフセット 0x3A ～ 0x3B) 6.1.4. 補助アドレス (Dword オフセット 0xC0 – 0xC7) 6.1.5. IEEE 1588v2 機能 (Dword オフセット 0xD0 – 0xD6) 6.1.6. 確定的レイテンシー (Dword オフセット 0xE1 ～ 0xE3) 6.1.7. IEEE 1588v2 機能 PMA 遅延
6.1.1. 基本構成レジスタ (Dword オフセット 0x00 – 0x17) x
6.1.1.1. Intel Markerレジスター (バイトオフセット: 0x02)
6.2. PCS コンフィギュレーション レジスタ空間 x
6.2.1. Intel Markerレジスター (バイトオフセット: 0x00) 6.2.2. CvP Statusレジスター (バイトオフセット: 0x01) 6.2.3. 0x05モードでのDev_AbilityおよびPartner_Abilityレジスタービットの説明 6.2.4. An_Expansionレジスター（ワードオフセット0x06） 6.2.5. Intel Markerレジスター (バイトオフセット: 0x14)
6.2.3. 0x05モードでのDev_AbilityおよびPartner_Abilityレジスタービットの説明 x
6.2.3.1. 1000BASE-X 6.2.3.2. SGMII MAC モードオートネゴシエーション 6.2.3.3. SGMII PHY Mode Auto Negotiation
6.3. レジスタの初期化 x
6.3.1. Triple-Speed Ethernet MII/GMIIを備えたシステム 6.3.2. Triple-Speed Ethernet SGMIIを使用したシステム 6.3.3. Triple-Speed Ethernet 1000BASE-Xインターフェースを備えたシステム
7. インターフェイスの信号 x
7.1. インターフェイス信号 7.2. TimingTiming
7.1. インターフェイス信号 x
7.1.1. 10/100/1000イーサネットMAC信号 7.1.2. 10/100/1000イーサネットMAC信号 7.1.3. 1000BASE-X/SGMII PCSを備えた10/100/1000イーサネットMACの信号 7.1.4. 1000BASE-X/SGMII PCSおよびPMAを備えた10/100/1000イーサネットMACの信号 7.1.5. 1000BASE-X/SGMII PCSを備えた10/100/1000イーサネットMACの信号 7.1.6. IEEE 1588v2 を使用した内部 FIFO バッファなしの 10/100/1000 イーサネット MAC 、1000BASE-X/SGMII 2XTBI PCS、および組み込みシリアル PMA 信号 7.1.7. 1000BASE-X/SGMII PCSを備えた10/100/1000イーサネットMACの信号 7.1.8. 1000BASE-X/SGMII PCSおよびPMAを備えた10/100/1000イーサネットMACの信号 7.1.9. 1000BASE-X/SGMII PCSとエンベデッドPMAを備えた10/100/1000マルチ・ポート・イーサネットMACの信号 7.1.10. 1000BASE-X/SGMII PCS信号 7.1.11. 1000BASE-X/SGMII PCS信号 7.1.12. 1000BASE-X/SGMII PCSとPMAの信号
7.1.1. 10/100/1000イーサネットMAC信号 x
7.1.1.1. クロック信号とリセット信号 7.1.1.2. クロック・イネーブラ信号 7.1.1.3. MACコントロール・インターフェイス信号 7.1.1.4. MACステータス信号 7.1.1.5. MAC受信インターフェイス信号 7.1.1.6. MAC送信インターフェイス信号 7.1.1.7. ポーズおよびマジック・パケット信号 7.1.1.8. MII/GMII/RGMII信号 7.1.1.9. PHY管理信号 7.1.1.10. MACステータス信号
7.1.2. 10/100/1000イーサネットMAC信号 x
7.1.2.1. マルチポートMACクロックとリセット信号 7.1.2.2. MAC受信インターフェイス信号 7.1.2.3. MAC送信インターフェイス信号 7.1.2.4. MACパケット分類信号 7.1.2.5. MAC FIFOステータス信号
7.1.3. 1000BASE-X/SGMII PCSを備えた10/100/1000イーサネットMACの信号 x
7.1.3.1. UFM インターフェイス信号 7.1.3.2. ステータスLEDコントロール信号 7.1.3.3. SERDESコントロール信号 7.1.3.4. ECCステータス信号
7.1.4. 1000BASE-X/SGMII PCSおよびPMAを備えた10/100/1000イーサネットMACの信号 x
7.1.4.1. GMIIクロック信号 7.1.4.2. F タイル トランシーバーのダイレクト PHY 信号
7.1.6. IEEE 1588v2 を使用した内部 FIFO バッファなしの 10/100/1000 イーサネット MAC 、1000BASE-X/SGMII 2XTBI PCS、および組み込みシリアル PMA 信号 x
7.1.6.1. 確定的なレイテンシークロック信号 7.1.6.2. IEEE 1588v2RXタイムスタンプ信号 7.1.6.3. IEEE 1588v2 Ingress Receive Signals 7.1.6.4. IEEE 1588v2TXタイムスタンプ要求信号 7.1.6.5. IEEE 1588v2 TX Insert Control Timestamp Signals 7.1.6.6. IEEE 1588v2 Time-of-Day (TOD) クロック インターフェイス信号 7.1.6.7. IEEE 1588v2PCS位相測定クロック信号
7.1.8. 1000BASE-X/SGMII PCSおよびPMAを備えた10/100/1000イーサネットMACの信号 x
7.1.8.1. 1.25 Gbpsシリアル・インターフェイス 7.1.8.2. トランシーバーNative PHYポート 7.1.8.3. インテル LVDSトランスミッターおよび受信機のSoft-CDRI/O信号
7.1.10. 1000BASE-X/SGMII PCS信号 x
7.1.10.1. PCSコントロール・インターフェイス信号 7.1.10.2. トランシーバー・リセット信号 7.1.10.3. MII/GMIIクロックおよびクロック・イネーブラ 7.1.10.4. GMII 7.1.10.5. MII 7.1.10.6. SGMIIステータス信号
7.1.11. 1000BASE-X/SGMII PCS信号 x
7.1.11.1. クロック・イネーブル 7.1.11.2. PCSリコンフィグレーション信号 7.1.11.3. TBI インターフェイス信号
7.2. TimingTiming x
7.2.1. Avalon Streamingインターフェイス 7.2.2. Avalon Streamingインターフェイス 7.2.3. GMII送信 7.2.4. GMII受信 7.2.5. RGMII送信 7.2.6. RGMII受信 7.2.7. MII送信 7.2.8. MII受信 7.2.9. IEEE 1588v2インターフェイス
8. デザイン検討事項 x
8.1. PCS および組み込み PMA を使用したマルチポート MAC のクロック リソースの最適化 8.2. LVDS Soft-CDR I/O を備えたデバイスでの PLL の共有 8.3. 新しいユーザー インターフェイスでの公開ポート 8.4. 2XTBI PCS および組み込み PMA を使用した MAC のクロッキング スキーム
8.1. PCS および組み込み PMA を使用したマルチポート MAC のクロック リソースの最適化 x
8.1.1. LVDS Soft-CDR I/Oを備えたデバイス内のMACとPMA/PCS
9. タイミング制約 x
9.1. 入力クロック制約 9.2. レシーバークロックの周波数
10. ソフトウェア・プログラミング・インターフェイス x
10.1. ドライバーのアーキテクチャ 10.2. ディレクトリー構造 10.3. PHY定義 10.4. 複数のSG-DMAディスクリプタの使用 10.5. ジャンボフレームの使用 10.6. API関数 10.7. 定数
10.6. API関数 x
10.6.1. alt_tse_mac_get_common_speed() 10.6.2. alt_tse_mac_set_common_speed() 10.6.3. alt_tse_phy_add_profile() 10.6.4. alt_tse_system_add_sys() 10.6.5. triple_speed_イーサネット_init() 10.6.6. tse_mac_close() 10.6.7. tse_mac_raw_send() 10.6.8. tse_mac_setGMII mode() 10.6.9. tse_mac_setMIImode() 10.6.10. tse_mac_SwReset()
A. イーサネットフレームのフォーマット x
A.1. Ethernetフレームのフォーマット A.2. VLANフレームとスタックVLANフレーム A.3. ポーズ・フレームのフォーマット
A.3. ポーズ・フレームのフォーマット x
A.3.1. ポーズ・フレームの生成
B. シミュレーション・IIパラメーター x
B.1. 機能コンフィグレーション・パラメーター B.2. テスト・コンフィグレーション・パラメーター
1. F タイル トリプルスピード イーサネット インテル FPGA IPユーザーガイドについて
2. このコンパイラについて
3. スタートガイド
4. パラメーター設定
5. 機能の説明
6. Configuration Register Test
7. インターフェイスの信号
8. デザイン検討事項
9. タイミング制約
10. ソフトウェア・プログラミング・インターフェイス
11. ユーザーガイド・アーカイブ
12. F タイル トリプルスピード イーサネット インテル FPGA IP ユーザーガイド改訂履歴
A. イーサネットフレームのフォーマット
B. シミュレーション・IIパラメーター

6.1. MAC 構成レジスタ空間

レジスタを使用して、MAC 機能のさまざまな側面を設定し、そのステータスと統計カウンターを取得します。
マルチポート MAC では、連続したレジスタ空間がすべてのポートに割り当てられ、 Avalon® メモリマップド制御インターフェイス。たとえば、最初のポートのレジスタ空間ベース アドレスが 0x00 の場合、次のポートのベース アドレスは 0x100 などとなります。インスタンス間で共有されるレジスタは、最初のポートのレジスタ空間を占有します。他のポートのレジスタ空間でこれらのレジスタを更新しても、設定には影響しません。
注: 選択した場合 10/100/1000Mb イーサネット MAC バリアントを選択して選択を解除する MAC にクロック イネーブルを使用する のパラメーターエディタで Triple-Speed Ethernet Intel® FPGA IP、CSR アクセス レイテンシはデータパス クロック周波数に依存します。
表 29.  MACレジスターの概要
ワードオフセット セクション 詳細
0x00 – 0x17 ベース・コンフィグレーション MAC機能を設定するためのベースレジスタです。少なくとも次の機能を設定する必要があります。
  • プライマリ MAC アドレス (マック_0/マック_1)
  • 送信パスと受信パスを有効にする (TX_ENA そして RX_ENA のビット コマンド構成 登録する）

次のレジスタは、マルチポート MAC のすべてのインスタンス間で共有されます。

  • 回転数
  • 傷
  • frm_length
  • 一時停止_量子
  • mdio_addr0 そして mdio_addr1
  • tx_ipg_length
0x18 – 0x38 統計情報カウンタ トラフィック統計情報を収集するカウンタ
0x3A 送信コマンド 送信データ・パス・コントロール・レジスター。
0x3B コマンド受信
0x3C – 0x3E 統計情報カウンタをクリア 選択された統計カウンターの上位 32 ビット。これらのレジスタは、拡張統計カウンターを使用するオプションをオンにした場合に使用されます。
0x3F アルテラは、予約済みレジスター内のビットをすべて0に設定し、読み出し時にはそれらのレジスターを無視することを推奨します。 未使用
0x40 – 0x7F マルチキャスト・ハッシュ・テーブル マルチキャスト アドレスを解決するための 64 エントリの書き込み専用ハッシュ テーブル。各エントリのビット 0 のみが重要です。ハッシュ テーブルの dword オフセットに 1 を書き込むと、MAC はアドレスの値 (ビット 5:0) にハッシュされるすべてのマルチキャスト MAC アドレスを受け入れます。それ以外の場合、MAC はマルチキャスト アドレスを拒否します。このテーブルはリセット中にクリアされます。

ハッシュは、10/100 および 1000 Mbps の小規模な MAC バリエーションではサポートされていません。
0x80 – 0x9F MDIOスペース0

または PCS 機能構成

MDIO スペース 0 および MDIO スペース 1 は、アドレスが設定されている PHY デバイスのレジスタ 0 ～ 31 にマップされます。 mdio_addr0 そして mdio_addr1 それぞれレジスターを登録します。たとえば、PHY デバイス 0 のレジスタ 0 は dword オフセット 0x80 にマップされ、レジスタ 1 は dword オフセット 0x81 にマップされます。

MDIO スペース 0 または MDIO スペース 1 への読み取りまたは書き込みを行うと、対応する MDIO トランザクションが即座にトリガーされ、PHY レジスタの読み取りまたは書き込みが行われます。各レジスタのビット [15:0] のみが重要です。ビット [31:16] に 0 を書き込み、読み取り時に無視します。

バリエーションに PCS 機能が含まれていない場合は、MDIO スペース 0 と MDIO スペース 1 を使用して 2 つの PHY デバイスにマッピングできます。

MAC バリエーションに PCS 機能が含まれている場合、PCS 機能は常にデバイス 0 であり、そのコンフィギュレーション レジスタは MDIO スペース 0 を占有します。MDIO スペース 1 を使用して PHY デバイスにマッピングできます。

0xA0 – 0xBF MDIOスペース1
0xC0 – 0xC7 補助アドレス。 補助アドレス。
0xC8 – 0xCF 予約済み#ari1662618742176/fn_reserved 未使用
0xD0 – 0xD6 IEEE 1588v2の機能 製品コード (IEEE 1588v2機能付き)
0xD7 – 0xE0 予約済み#ari1662618742176/fn_reserved 未使用
0xE1 – 0xE3 確定的レイテンシ ステータスを取得し、確定的レイテンシ モジュールによって返されるレイテンシ値にアクセスするための構成およびステータス レジスタ。

セクションの内容
基本構成レジスタ (Dword オフセット 0x00 – 0x17)
統計カウンター (Dword オフセット 0x18 – 0x38)
送信および受信コマンド レジスタ (Dword オフセット 0x3A ～ 0x3B)
補助アドレス (Dword オフセット 0xC0 – 0xC7)
IEEE 1588v2 機能 (Dword オフセット 0xD0 – 0xD6)
確定的レイテンシー (Dword オフセット 0xE1 ～ 0xE3)
IEEE 1588v2 機能 PMA 遅延

レベル 2 の表題