7.1.4.2. F タイルトランシーバーのダイレクト PHY 信号

F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

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日付 6/26/2023

バージョン 23.2-22.0.0

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7.1.4.2. F タイルトランシーバーのダイレクト PHY 信号

表 71. F タイルトランシーバーのダイレクト PHY 信号
フィールド名	I/O	詳細
`rx_serial_data`	I	レシーバーシリアルデータの正の信号。
`rx_serial_data_n`	I	レシーバーシリアルデータの負の信号。
`rx_is_lockedtodata`	O	アサートされると、CDR PLLが受信データ`rx_serial_data`にロックされたことを示します。
`tx_serial_data`	O	トランスミッタシリアルデータの正の信号。
`tx_serial_data_n`	O	トランスミッタシリアルデータの負の信号。
`tx_ready`	O	F タイルネイティブ PHY からのステータス信号。ネイティブ PHY TX データパスのリセットシーケンスが完了するとアサートされます。
`rx_ready`	O	F タイルネイティブ PHY からのステータス信号。ネイティブ PHY RX データパスのリセットシーケンスが完了するとアサートされます。
FGT トランシーバーの種類の信号
`tx_pll_refclk_link`	I	F タイルダイレクト PHY への 156.25 MHz 基準クロック入力。
`rx_cdr_refclk_link`	I	CDR PLLの入力基準クロック。
`system_pll_clk_link`		805.664062 MHz、830.078125 MHz、または 903.125000 MHz のシステム PLL クロック。
`phyip_reset_tx_in`	I	TX トランシーバーおよび F タイルの TX データパスの TX リセット入力。
`phyip_reset_rx_in`	I	RX トランシーバーおよび F タイルの RX データパスの RX リセット入力。
`phyip_reset_tx_ack_o`	O	TX が完全にリセットインジケーターにあります。
`phyip_reset_rx_ack_o`	O	RX は完全にリセットインジケーターにあります。

注: のために Intel Agilex® 7 F タイルデバイス、 reconfig_xcvr_avmm そして reconfig_pdp_avmm 再構成機能が有効な場合、インターフェイス信号が存在します。

トランシーバー・レジスター・マップと説明については、Fタイル・アーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイドを参照してください