F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

ID 741328
日付 6/26/2023
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ドキュメント目次

7.1.11.2. PCSリコンフィグレーション信号

表 95.  リセット信号
名前 I/O 詳細
reset_rx_clk I PCS 受信クロック ドメインのアクティブ High リセット信号。この信号をアサートすると、によって同期されたロジックがリセットされます。 rx_clk_125 そして rx_clk_62_5
reset_tx_clk I PCS 送信クロック ドメインのアクティブ High リセット信号。この信号をアサートすると、によって同期されたロジックがリセットされます。 tx_clk_125 そして tx_clk_62_5