Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザー

ダウンロード PDF
ID 683243
日付 4/01/2024
Public
ドキュメント目次
ドキュメント目次 x
1. タイミング解析の概要 2. Quartus® Prime タイミング・アナライザーの使用 A. Quartus® Primeプロ・エディションのユーザーガイド
1. タイミング解析の概要 x
1.1. このバージョンの新機能 1.2. タイミング解析の基本概念 1.3. タイミング解析の概要の改訂履歴
1.2. タイミング解析の基本概念 x
1.2.1. タイミングパスとクロックの解析 1.2.2. クロックのセットアップ解析 1.2.3. クロックのホールド解析 1.2.4. リカバリーとリムーバル解析 1.2.5. マルチサイクル・パス解析 1.2.6. メタスタビリティー解析 1.2.7. タイミングの悲観 1.2.8. データとしてのクロックの解析 1.2.9. マルチコーナー・タイミング解析 1.2.10. 時間の借用
1.2.1. タイミングパスとクロックの解析 x
1.2.1.1. タイミング・ネットリスト 1.2.1.2. タイミングパス 1.2.1.3. データとクロックの到着時間 1.2.1.4. 起動エッジとラッチエッジ
1.2.5. マルチサイクル・パス解析 x
1.2.5.1. マルチサイクル・クロック・ホールド 1.2.5.2. マルチサイクル・クロック・セットアップ
1.2.10. 時間の借用 x
1.2.10.1. 時間借用における制限 1.2.10.2. ラッチでの時間借用 1.2.10.3. 時間借用最適化のイネーブル
2. Quartus® Prime タイミング・アナライザーの使用 x
2.1. デザインフロー全体におけるタイミング制約の使用 2.2. タイミング解析フロー 2.3. タイミング制約の適用 2.4. タイミング制約の詳細 2.5. タイミングレポートの詳細 2.6. タイミング解析のスクリプティング 2.7. Quartus® Prime タイミング・アナライザー・ユーザーガイドの改訂履歴 2.8. Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザーのアーカイブ
2.2. タイミング解析フロー x
2.2.1. ステップ 1: タイミング・アナライザーの基本的な設定を指定 2.2.2. ステップ 2: タイミング制約の指定 2.2.3. ステップ 3: タイミング・アナライザーの実行 2.2.4. ステップ 4: タイミングレポートの分析
2.2.2. ステップ 2: タイミング制約の指定 x
2.2.2.1. RTLでのSDCタイミング制約の指定 2.2.2.2. 従来のSDCタイミング制約の指定 2.2.2.3. 合成専用のSDCタイミング制約の指定
2.2.3. ステップ 3: タイミング・アナライザーの実行 x
2.2.3.1. 合成後の早期タイミング解析の実行 2.2.3.2. フィット後のタイミング解析の実行
2.2.3.2. フィット後のタイミング解析の実行 x
2.2.3.2.1. タイミング解析の動作条件の設定 2.2.3.2.2. クリティカルな警告のエラーへの昇格
2.2.4. ステップ 4: タイミングレポートの分析 x
2.2.4.1. デザイン・アシスタントでのクロスプローブ 2.2.4.2. タイミング・アナライザーからのデザイン・アシスタントの起動 2.2.4.3. 他のツールでのタイミングパスの特定 2.2.4.4. 制約とタイミングレポートの関連付け
2.2.4.1. デザイン・アシスタントでのクロスプローブ x
2.2.4.1.1. デザイン・アシスタントからタイミング・アナライザーへのクロスプローブ
2.3. タイミング制約の適用 x
2.3.1. 従来のSDCに推奨される初期の制約 2.3.2. 回路例と従来のSDCファイル 2.3.3. SDCファイルの優先順位 2.3.4. 制約変更の反復 2.3.5. エンティティーに結び付けられたタイミング制約の使用 2.3.6. デザインのパーティション・ポートの制約 2.3.7. フィッターの過剰制約の使用
2.3.1. 従来のSDCに推奨される初期の制約 x
2.3.1.1. クロックの作成 (create_clock) 2.3.1.2. PLL クロックの導出 (derive_pll_clocks) 2.3.1.3. クロックの不確実性の導出 (derive_clock_uncertainty) 2.3.1.4. クロックグループの設定 (set_clock_groups)
2.3.5. エンティティーに結び付けられたタイミング制約の使用 x
2.3.5.1. RTLでのエンティティーに結び付けられたSDC制約の使用 2.3.5.2. エンティティーに結び付けられたSDCファイルの使用
2.3.5.1. RTLでのエンティティーに結び付けられたSDC制約の使用 x
2.3.5.1.1. モジュールの入力と出力をターゲットとする制約 2.3.5.1.2. RTLエンティティー・ベースSDC制約のスコープ 2.3.5.1.3. RTLでのSDCにおける自動スコープ例 2.3.5.1.4. RTLでのSDCにおける手動スコープ例
2.3.5.2. エンティティーに結び付けられたSDCファイルの使用 x
2.3.5.2.1. エンティティーに結び付けられたSDC制約のスコープ 2.3.5.2.2. エンティティーに結び付けられた制約における自動スコープ例 2.3.5.2.3. エンティティーに結び付けられた制約における手動スコープ例 2.3.5.2.4. エンティティーに結び付けられた制約をもつデザイン・パーティションのエクスポート 2.3.5.2.5. エンティティーに結び付けられた制約をもつデザイン・パーティションのインポート
2.3.6. デザインのパーティション・ポートの制約 x
2.3.6.1. インポートされたコンパイル結果のタイミング解析
2.4. タイミング制約の詳細 x
2.4.1. クロック制約 2.4.2. I/O制約 2.4.3. 遅延およびスキュー制約 2.4.4. タイミング例外制約 2.4.5. 遅延アノテーション
2.4.1. クロック制約 x
2.4.1.1. ベースクロックの作成 2.4.1.2. 仮想クロックの作成 2.4.1.3. 生成されるクロックの作成 (create_generated_clock) 2.4.1.4. PLL クロックの導出 2.4.1.5. クロックグループの作成 (set_clock_groups) 2.4.1.6. クロックの影響による特性の考慮 2.4.1.7. CDCパスの制約
2.4.1.1. ベースクロックの作成 x
2.4.1.1.1. クロックの自動検出と制約の作成
2.4.1.2. 仮想クロックの作成 x
2.4.1.2.1. I/O インターフェイスの不確実性の指定 2.4.1.2.2. I/O インターフェイスのクロック不確実性の例
2.4.1.3. 生成されるクロックの作成 (create_generated_clock) x
2.4.1.3.1. クロック分周器の例 (-divide_by) 2.4.1.3.2. クロック・マルチプレクサーの例
2.4.1.5. クロックグループの作成 (set_clock_groups) x
2.4.1.5.1. 排他的クロックグループ (-logically_exclusive または -physically_exclusive) 2.4.1.5.2. 非同期クロックグループ (-asynchronous) 2.4.1.5.3. set_clock_groups 制約のヒント
2.4.1.6. クロックの影響による特性の考慮 x
2.4.1.6.1. クロック・レイテンシーの設定 (set_clock_latency) 2.4.1.6.2. クロックの不確実性
2.4.2. I/O制約 x
2.4.2.1. 入力の制約 (set_input_delay) 2.4.2.2. 出力の制約 (set_output_delay)
2.4.3. 遅延およびスキュー制約 x
2.4.3.1. 高度な I/O タイミングおよびボード・トレース・モデルの遅延 2.4.3.2. 最大スキュー (set_max_skew) 2.4.3.3. ネット遅延 (set_net_delay)
2.4.4. タイミング例外制約 x
2.4.4.1. タイミング例外の優先順位 2.4.4.2. フォルスパス (set_false_path) 2.4.4.3. 最小遅延と最大遅延 2.4.4.4. マルチサイクル･パス 2.4.4.5. マルチサイクル例外の例
2.4.4.4. マルチサイクル･パス x
2.4.4.4.1. 一般的なマルチサイクルのアプリケーション 2.4.4.4.2. マルチサイクルによるセットアップの緩和 (set_multicyle_path) 2.4.4.4.3. 位相シフトの考慮 (-phase)
2.4.4.5. マルチサイクル例外の例 x
2.4.4.5.1. デフォルトのマルチサイクル解析 2.4.4.5.2. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 0 2.4.4.5.3. エンド・マルチサイクル・セットアップ = 2、エンド・マルチサイクル・ホールド = 1 2.4.4.5.4. 同じ周波数のクロック (送信先クロックのオフセットあり) 2.4.4.5.5. 送信元クロック周波数の倍数になる送信先クロック周波数 2.4.4.5.6. 送信元クロック周波数の倍数になる送信先クロック周波数 (オフセットあり) 2.4.4.5.7. 送信先クロック周波数の倍数になる送信元クロック周波数 2.4.4.5.8. 送信先クロック周波数の倍数になる送信元クロック周波数 (オフセットあり)
2.5. タイミングレポートの詳細 x
2.5.1. Fmax 概要レポート 2.5.2. Report Timingレポート 2.5.3. ソースファイルごとのタイミングレポート 2.5.4. データ遅延レポート 2.5.5. ネット遅延レポート 2.5.6. クロックレポートおよびクロック・ネットワーク・レポート 2.5.7. クロック間転送レポート 2.5.8. メタスタビリティー・レポート 2.5.9. CDC Viewer レポート 2.5.10. 非同期 CDC レポート 2.5.11. ロジック深度レポート 2.5.12. 近隣パスレポート 2.5.13. レジスター分布レポート 2.5.14. ルーティング着目ネットレポート 2.5.15. リタイミング制約レポート 2.5.16. レジスター統計情報レポート 2.5.17. パイプライン情報レポート 2.5.18. 時間借用データレポート 2.5.19. 例外レポートおよび例外範囲レポート 2.5.20. ボトルネック・レポート 2.5.21. タイミングの確認 2.5.22. SDCレポート
2.5.13. レジスター分布レポート x
2.5.13.1. タイミングパスのエンドポイントの Tension が大きいレジスター 2.5.13.2. 直接ファンアウトによる Tension が大きいレジスター
2.5.20. ボトルネック・レポート x
2.5.20.1. カスタム・ボトルネック基準の指定
2.6. タイミング解析のスクリプティング x
2.6.1. quartus_sta 実行ファイル 2.6.2. quartus_staw実行ファイル 2.6.3. コレクション・コマンド
2.6.3. コレクション・コマンド x
2.6.3.1. ワイルドカード文字 2.6.3.2. コレクション・アイテムの追加と削除 2.6.3.3. コレクションのクエリー 2.6.3.4. get_pins コマンドの使用
1. タイミング解析の概要
2. Quartus® Prime タイミング・アナライザーの使用
A. Quartus® Primeプロ・エディションのユーザーガイド

2.1. デザインフロー全体におけるタイミング制約の使用

正確なタイミング解析を行うには、タイミング制約を適切に定義してデザインのクロック周波数要件、タイミング例外、およびI/Oタイミング仕様を指定することが不可欠です。それにより、実際の条件との比較を行います。

タイミング制約はさまざまなSynopsys Design Constraint (SDC) ファイルで指定し、プロジェクトに追加します。SDCファイルを定義すると、タイミング解析はデザインのコンパイルフローの2つの主要な段階で実行することができます。

  • Analysis & Synthesis 実行後 - 早期タイミング解析を実行することができます。これは、合成済みのデザインおよび指定する初期のRTLでのSDC制約に基づき行われます。デザインを新しく開始している場合は、RTLでのSDC制約手法を使用することで、合成後のタイミング解析の利点を把握することができます。既存のデザインがすでに部分的に完成している場合は、従来のSDC制約を使用するのが最適です。
  • Fitter 実行後 - フィット後のタイミング解析を実行することができます。これは、実際のパス遅延と、指定している従来のSDC制約を考慮する解析です。

合成後の早期タイミング解析の制約

Analysis & Synthesis を実行したら、合成後の早期タイミング解析を実行することができます。これは、合成済みのデザインと、RTLでのSDC (.rtlsdc) で定義している初期の制約、または合成専用の従来の .sdc で定義している初期の制約に基づき行われます。RTLでのSDCでは、デザインのRTLと同じ名前を使用して制約を定義することができるため、タイミング制約の名前はエラボレーションされたネットリストのRTLノード名と厳密に一致します。

早期タイミング解析では、指定している初期のRTLでのSDC制約を使用して、合成後のスタティック・タイミング解析を実行します。フィッターの実行は必要ありません。コンパイラーは、Analysis & Elaboration時に制約を読み取り、RTLでのSDC制約をコンパイルのダウンストリーム・ステージすべてに適用します。詳細な手順に関しては、RTLでのSDCタイミング制約の指定を参照してください。

RTLでのSDCの代わりに、合成専用の従来の .sdc を定義してデザイン合成にのみ制約を適用することができます。詳細は、合成専用のSDCタイミング制約の指定を参照してください。

フィット後のタイミング解析の制約

フィッターのPlan、Place、Route、Fitter (Finalize) ステージを実行したら、フィット後のタイミング解析を実行することができます。このタイミング解析では、プラン、配置、または配線デザインに基づく実際のパス遅延と従来のSDC (.sdc) ファイルで定義する制約が考慮されます。このフィット後のタイミング解析は、タイミング制約を最も正確に制御するものです。

従来の .sdc ファイルは、タイミング・アナライザーGUIで直接定義する、もしくは、Edit > Insert Template を使用して、利用可能なSDCファイルのテンプレートを使用することができます。または、.sdc ファイルを任意のテキストエディターで定義し、それをプロジェクトに統合することもできます。従来のSDCタイミング制約の指定を参照してください。

サポートされるSDCファイルタイプの表では、さまざまなSDCファイルタイプにおける違いと、 Quartus® Prime開発ソフトウェアにおいてそれらをいつ使用するかをまとめています。

表 4.  サポートされるSDCファイルタイプ
  RTLでのSDC 合成専用のSDC 従来のSDC
制約読み取りステージ Analysis & Elaboration 合成 フィッター、サインオフ
制約処理ステージ フィッターによる合成 合成のみ フィッター、サインオフ
QSF割り当て RTL_SDC_FILE (エンティティーをサポート) SDC_FILE SDC_ENTITY_FILE -read_during_post_syn_and_post_fit_timing_analysis SDC_FILE
SDC_FILE SDC_ENTITY_FIL E -read_during_post_syn_and_not_post_fit_timing_analysis
サポートされる構文 Tcl (SDC 2.1コマンド使用)

Tcl ( Quartus® Prime SDCコマンド使用)

Tcl ( Quartus® Prime SDCコマンド使用)
SDC 2.1への準拠 はい いいえ いいえ
ターゲットの種類 RTL

Quartus® Primeタイミンググラフ

Quartus® Primeタイミンググラフ
階層的なターゲット あり なし なし
埋め込みタイミングノード (IPで使用) なし コア・ファブリックのみ。合成後のタイミング解析では、埋め込みタイミングノードはペリフェラルに存在しません。 あり
制約をロードするSTAコマンド read_sdc または import_sdc コマンドを任意のスナップショットで実行します。

合成後のスナップショットでのスタティック・タイミング解析時にのみ read_sdc コマンドを実行します。

任意のフィッター・スナップショット (Plan、Place、Route、Retime) でのスタティック・タイミング解析時に read_sdc コマンドを実行します。合成時にはロードされません。
関連情報
レベル 2 の表題