7.6. 改訂履歴

インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

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ID 683461

日付 6/21/2017

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7.6. 改訂履歴

日付	バージョン	変更内容
2017 年 3 月	2017.03.15	商標を「インテル」へ変更。 Arria® 10デバイスのコンフィグレーション・ピンの概要に、`nIO_PULLUP`ピンの注釈を追加。両デバイスが異なるコンフィグレーション・データのセットを受信する場合に外部ホストを使用するマルチデバイス FPP コンフィグレーションの図で、nCEO と nCE の間のプルアップ抵抗を追加。チェーン内の両デバイスが異なるコンフィグレーション・データのセットを受信する場合のマルチデバイス AS コンフィグレーションの図で、nCEO と nCE の間のプルアップ抵抗を追加。両デバイスが異なるコンフィグレーション・データのセットを受信する場合のマルチデバイス PS コンフィグレーションの図で、nCEO と nCE の間のプルアップ抵抗を追加。
2016 年 10 月	2016.10.31	コンフィグレーション・ピンのためのドライブ強度を更新。 `DCLK`—1.8 V CMOS 12 mAから1.8 V CMOS 24 mAに更新。 `NCSO[2..0]`—1.8 V CMOS 8 mAから1.8 V CMOS 12 mAに更新。 `AS_DATA0/ASD0`、`AS_DATA1`、`AS_DATA2`、および`AS_DATA3`—1.8 V CMOS 8 mAから1.8 V CMOS 24 mAに更新。
2016 年 6 月	2016.05.13	デザイン・セキュリティー機能およびアプローチを更新。表記を`EX_JTAG_SECURE`から`EXT_JTAG_SECURE`へ修正。必須および非必須の IEEE 1149.1 規格の BST JTAG 命令を追加。 Arria 10 デバイスでの使用可能なセキュリティー・モードおよびそれらを有効にする命令を更新。 Qrypt セキュリティー・ツールの情報を追加。
2016 年 5 月	2016.05.02	FPP および PS コンフィグレーション時間の見積りを「コンフィグレーション時間の見積り」に追加し、項「コンフィグレーションの詳細」のサブセクションを移動。 Direct-to-application を使用する際の PCIe のタイミング違反の可能性に関する注釈を追加。固定のコンフィグレーション・イメージの開始アドレスの設定に関するユーザーへの推奨の注釈を追加。項「コンフィグレーション・ピンのための I/O 規格およびドライブ強度」を追加。 AS コンフィグレーション・タイミング波形に nCSO を追加し、更新。 AS コンフィグレーション・タイミング波形での T_SUおよび T_DHを更新。
2015 年 12 月	2015.12.14	`CLKUSR`の情報を更新。 CLKUSRサブセクションでの「アクティブ・シリアル・コンフィグレーション」から「コンフィグレーションの詳細」へ移動。
2015 年 11 月	2015.11.02	整合性のために「コンフィグレーション・モード」の語をコンフィグレーション手法に更新。「Arria 10 ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル」に MSEL ピンの設定時のリンクを追加。 MSEL ピン設定の表に PS と FPP 列を結合し、両方とも同じ MSEL ピンの設定を有すること明示。 PS または FPP MSEL ピンの設定を使用するための HPS を介したコンフィグレーションについて MSEL ピン設定の表に説明を追加。コンフィグレーション・モードおよび機能の表に、パーシャル・リコンフィグレーションが内部ホストとして設定される場合にのみであるという脚注と、JTAG、AS、PS コンフィグレーション・モードで、パーシャル・リコンフィグレーションに Yes を追記し、更新。圧縮と暗号化がすべてのコンフィグレーション手法で同時に使用することができないことを注記し、更新。 FPP、AS および PS のタイミング波形にプリ・パワーアップ・ステートを追加し、更新。 Quartus IIソフトウェアのDevice and Pin OptionsダイアログボックスのConfigurationページのコンフィグレーション・モードのリストから、Remoteを選択する手順を削除。 SFL プログラミング中に EPCQ-L ID の読み込みエラーを防ぐためのアクティブ・シリアルの MSEL ピンの設定の注意を追加。表記をQuartus IIからQuartus Primeへ変更。
2015 年 5 月	2015.05.04	FPP、AS および PS コンフィグレーションのタイミング波形を追加。「トレース長および負荷」を「トレース長のガイドライン」に更新し、ロード内容を削除。ロード情報の Arria 10 デバイスのデータシートへのリンクを追加。「Arria 10 デバイスのコンフィグレーション・モードと機能」で 8 ビットと 32 ビットをサポートを FPP に更新。「デザイン・セキュリティー」および「コンフィグレーション・データの圧縮」に注釈を追加。
2015 年 1 月	2015.01.23	100 MHzでの AS コンフィグレーション中の CLKUSR ピンの使用を更新。 PS、FPP x8、FPP x16 のコンフィグレーションの最大クロックレートおよび HPS 経由のコンフィグレーションを更新。 RU_SHIFTnLD と RU_CAPTnUPDT を RU_CTL[1:0] に置き換え、リモート・システム・アップグレード回路図を更新。 ALTREMOTE_UPDATE メガファンクションをアルテラ remote Update IP コアに更新。ユーザー・ウォッチドッグ・タイムアウト値を 34..46 から 34..45 へ更新。 `nIO_PULLUP`が V_CCにより供給されることを更新。 Arria® 10デバイスのコンフィグレーション・モードの表に最大データレートを追加。
2014 年 8 月	2014.08.18	項「複数の EPCQ-L デバイスとのアクティブ・シリアル・コンフィグレーション」のを追加。項「ユニークなチップ ID」を削除。項「JTAG コンフィグレーション」に USB-Blaster ダウンロード・ケーブルのサポートの詳細情報を追加し、更新。項「パワーアップ・シーケンス」を更新。項「コンフィグレーション・イメージ」に開始アドレスを追加し、更新。項「リモート・アップデート・モード」でコンフィグレーション・シーケンスを更新。項「リモート・システム・アップグレード・ステート・マシン」を更新。図 7-18「マイクロプロセッサーを使用したシングルデバイス JTAG コンフィグレーション」で、JTAG ピンのパワー・リファレンスを更新。図 7-20「Arria 10 デバイスのコンフィグレーション・シーケンス」を更新。図 7-22「Arria 10 のリモート・システム・アップグレードのブロック図」を更新。表 7-1「Arria 10 デバイスのコンフィグレーション・モードと機能」で、パーシャル・リコンフィグレーションでサポートされるクロックレートを更新。表7-3「Arria 10 デバイスの各コンフィグレーション手法での MSEL ピンの設定」で、FPP および PS コンフィグレーション手法でサポートされる V_CCPGM電圧を追加し、更新。表 7-6「リモート・システム・アップグレード・レジスター」で、シフト、コントロール、アップデート、およびステータス・スレジスターの説明を更新。表 7-7「コントロール・レジスターのビット」を更新。項「ユニークなチップ ID」を削除。
2013 年 12 月	2013.12.02	初版