Quartus® Prime プロ・エディションのユーザーガイド: デザイン最適化

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ID 683641
日付 7/08/2024
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ドキュメント目次
ドキュメント目次 x
1. デザイン最適化の概要 2. デザイン・ネットリストの最適化 3. ネットリストの最適化と物理合成 4. エリアの最適化 5. タイミング収束と最適化 6. デザイン・フロアプランの解析および最適化 7. ECO コンパイルフローの使用 8. Quartus® Prime プロ・エディションデザイン最適化ユーザー ガイドのアーカイブ A. Quartus® Prime プロ・エディションのユーザーガイド
1. デザイン最適化の概要 x
1.1. FPGA デバイスのデザイン初期段階の考慮事項 1.2. 初期コンパイルの設定 1.3. 最適化のトレードオフおよび制限 1.4. デザインの視覚化および最適化ツール 1.5. デザイン最適化の概要の改訂履歴
1.1. FPGA デバイスのデザイン初期段階の考慮事項 x
1.1.1. デバイス移行の考慮事項
1.2. 初期コンパイルの設定 x
1.2.1. 初期 I/O 割り当てのガイドライン 1.2.2. 初期のタイミング制約のガイドライン
1.3. 最適化のトレードオフおよび制限 x
1.3.1. エリアの縮小に伴うトレードオフ 1.3.2. クリティカル・パスの遅延短縮に伴うトレードオフ 1.3.3. 消費電力の低減に伴うトレードオフ 1.3.4. コンパイル時間のトレードオフ
1.4. デザインの視覚化および最適化ツール x
1.4.1. デザイン視覚化ツール 1.4.2. デザイン最適化ツール
2. デザイン・ネットリストの最適化 x
2.1. Netlist Viewer を使用するタイミング 2.2. Netlist Viewer による Quartus® Prime デザインフロー 2.3. RTL Viewer の概要 2.4. Technology Map Viewer の概要 2.5. Netlist Viewer のユーザー・インターフェイス 2.6. 回路図 2.7. ソース・デザイン・ファイルと他の Quartus® Primeウィンドウのクロスプローブ 2.8. 他の Quartus® Primeウィンドウからの Netlist Viewer のクロス・プロービング 2.9. タイミングパスの表示 2.10. デザイン・ネットリストの最適化の文書改訂履歴
2.3. RTL Viewer の概要 x
2.3.1. RTL Viewer での可読性の最大化 2.3.2. RTL Viewer の実行
2.5. Netlist Viewer のユーザー・インターフェイス x
2.5.1. Netlist Navigator ペイン 2.5.2. Properties ペイン 2.5.3. Netlist Viewer の Find ペイン
2.6. 回路図 x
2.6.1. 複数タブ表示での回路図の表示 2.6.2. 回路図記号 2.6.3. 回路図ビューでのアイテムの選択 2.6.4. 回路図ビューのショートカット・メニュー・コマンド 2.6.5. 回路図ビューでのフィルタリング 2.6.6. 回路図ビューでのノード内容の表示 2.6.7. 回路図ビューでノードの移動 2.6.8. Technology Map Viewer での LUT 表現の表示 2.6.9. ズーム・コントロール 2.6.10. Bird's Eye View を使用した回路図内の移動 2.6.11. ページへの回路図の分割 2.6.12. 回路図ページでのネットのフォロー
3. ネットリストの最適化と物理合成 x
3.1. 物理合成最適化 3.2. 合成ネットリストの最適化 3.3. スクリプティング・サポート 3.4. ネットリストの最適化と物理合成改訂履歴
3.1. 物理合成最適化 x
3.1.1. 物理合成最適化の有効化と無効化 3.1.2. 物理合成のオプション
3.2. 合成ネットリストの最適化 x
3.2.1. WYSIWYG プリミティブ再合成
3.3. スクリプティング・サポート x
3.3.1. 合成ネットリストの最適化 3.3.2. 物理合成最適化
4. エリアの最適化 x
4.1. リソース使用率 4.2. リソース使用率の最適化 4.3. スクリプティング・サポート 4.4. エリア最適化改訂履歴
4.1. リソース使用率 x
4.1.1. Flow Summary レポート 4.1.2. フィッターレポート 4.1.3. デザイン・アシスタントの推奨事項 4.1.4. Analysis & Synthesis レポート 4.1.5. コンパイル・メッセージ 4.1.6. Chip Planner による視覚化
4.1.2. フィッターレポート x
4.1.2.1. Route Stage のレポート
4.1.2.1. Route Stage のレポート x
4.1.2.1.1. Nets with Highest Wire Count レポート 4.1.2.1.2. Delay Chain Summary レポート 4.1.2.1.3. Top Congested Hierarchies および Nets レポート 4.1.2.1.4. Global Route レポート
4.2. リソース使用率の最適化 x
4.2.1. リソース使用率の問題の概要 4.2.2. I/O ピンの使用または配置 4.2.3. ロジックの使用率または配置 4.2.4. 配線
4.2.2. I/O ピンの使用または配置 x
4.2.2.1. ガイドライン: ピン割り当ての変更、またはより大きなパッケージの選択
4.2.3. ロジックの使用率または配置 x
4.2.3.1. ガイドライン: ソースコードの最適化 4.2.3.2. ガイドライン: スピードではなくエリア最適化に向けた合成 4.2.3.3. ガイドライン: マルチプレクサーの再構築 4.2.3.4. ガイドライン：Balanced 設定または Area 設定での WYSIWYG プリミティブ 再合成の実行 4.2.3.5. ガイドライン: レジスターパッキングの使用 4.2.3.6. ガイドライン：フッター制約の削除 4.2.3.7. ガイドライン: 合成中の階層のフラット化 4.2.3.8. ガイドライン：メモリーブロックのターゲット変更 4.2.3.9. ガイドライン: エリア削減のための物理合成オプションの使用 4.2.3.10. ガイドライン: DSP ブロックのターゲット変更およびバランス化 4.2.3.11. ガイドライン：より大きなデバイスの使用 4.2.3.12. ガイドライン: グローバル信号の輻輳の低減 4.2.3.13. ガイドライン: パイプライン情報レポート
4.2.4. 配線 x
4.2.4.1. ガイドライン：Auto Packed Registers を Sparse または Sparse Auto に設定する 4.2.4.2. ガイドライン：Fitter Aggressive Routability最適化をAlwaysに設定する 4.2.4.3. ガイドライン：Router Effort Multiplier を増加する 4.2.4.4. ガイドライン：フッター制約の削除 4.2.4.5. ガイドライン: 配線に向けた合成の最適化 4.2.4.6. ガイドライン: ソースコードの最適化 4.2.4.7. ガイドライン：より大きなデバイスの使用
4.3. スクリプティング・サポート x
4.3.1. 初期コンパイル設定 4.3.2. Resource Utilization Optimizationの手法
5. タイミング収束と最適化 x
5.1. マルチコーナータイミングの最適化 5.2. クリティカル・パスの最適化 5.3. クリティカル・チェーンの最適化 5.4. タイミング・クロージャーのデザイン評価 5.5. タイミングの最適化 5.6. Periphery to Core Register Placement and Routing Optimization 5.7. スクリプティング・サポート 5.8. タイミング・クロージャーと最適化の改訂履歴
5.2. クリティカル・パスの最適化 x
5.2.1. クリティカル・パスの表示
5.3. クリティカル・チェーンの最適化 x
5.3.1. クリティカル・チェーンの可視化
5.4. タイミング・クロージャーのデザイン評価 x
5.4.1. メッセージの確認 5.4.2. フィッター・ネットリスト最適化の評価 5.4.3. 最適化結果の評価 5.4.4. リソース使用率の評価 5.4.5. その他のレポートの評価と設定の調整 5.4.6. クラスタリングの難易度の評価 5.4.7. 変更と再コンパイル
5.4.4. リソース使用率の評価 x
5.4.4.1. グローバルおよび非グローバル信号の使用 5.4.4.2. 配線使用率の評価 5.4.4.3. ホールドに向けて追加された配線の評価
5.5. タイミングの最適化 x
5.5.1. Design Assistant のルール違反の訂正 5.5.2. Fast Forward Timing Closure Recommendations の実装 5.5.3. タイミングパスの詳細の確認 5.5.4. オプションのフィッター設定 5.5.5. バック・アノテーションが最適化された割り当て 5.5.6. Design Space Explorer II を使用した最適化設定 5.5.7. Exploration Dashboard を使用したコンパイル結果の集約と比較 5.5.8. I/O タイミングの最適化手法 5.5.9. レジスター間のタイミング最適化に向けた設定 5.5.10. メタスタビリティーの解析と最適化手法
5.5.2. Fast Forward Timing Closure Recommendations の実装 x
5.5.2.1. Retiming Limit Details レポート 5.5.2.2. Fast Forward タイミング・クロージャーの推奨事項
5.5.2.1. Retiming Limit Details レポート x
5.5.2.1.1. Retiming Limit Details レポートの使用
5.5.2.2. Fast Forward タイミング・クロージャーの推奨事項 x
5.5.2.2.1. Fast Forward タイミング・クロージャーの推奨事項の生成 5.5.2.2.2. Fast Forward 推奨事項の実装
5.5.3. タイミングパスの詳細の確認 x
5.5.3.1. Report Timing Extra Info タブにおけるセットアップ・スラックの内訳 5.5.3.2. ロジック深度レポート 5.5.3.3. 近隣パスレポート 5.5.3.4. レジスター分布レポート 5.5.3.5. Report Route Net of Interest レポート 5.5.3.6. リタイミング制約レポート 5.5.3.7. パイプライン情報レポート 5.5.3.8. CDC Viewer レポート 5.5.3.9. タイミング・クロージャーの推奨事項 5.5.3.10. グローバル・ネットワーク・バッファー 5.5.3.11. リセットとグローバル・ネットワーク 5.5.3.12. 設定が疑わしい場合 5.5.3.13. オートシフト・レジスターの交換 5.5.3.14. クロッキング・アーキテクチャー
5.5.3.10. グローバル・ネットワーク・バッファー x
5.5.3.10.1. ソースの位置 5.5.3.10.2. 挿入遅延 5.5.3.10.3. ファンアウト 5.5.3.10.4. Global Signal の割り当て
5.5.4. オプションのフィッター設定 x
5.5.4.1. ホールド・タイミングの最適化 5.5.4.2. フィッターによる配線可能性の積極的な最適化
5.5.6. Design Space Explorer II を使用した最適化設定 x
5.5.6.1. DSE II コンピューティング・リソース 5.5.6.2. DSE II 最適化パラメーター 5.5.6.3. DSE II 結果の管理 5.5.6.4. DSE II の実行
5.5.7. Exploration Dashboard を使用したコンパイル結果の集約と比較 x
5.5.7.1. 集約のユースケース 5.5.7.2. 比較のユースケース 5.5.7.3. Exploration Dashboard のオブジェクト・プロパティー・モデル 5.5.7.4. Exploration Dashboard の開始方法
5.5.7.3. Exploration Dashboard のオブジェクト・プロパティー・モデル x
5.5.7.3.1. Exploration Dashboard の基本的なプロパティー 5.5.7.3.2. Project Handle プロパティー 5.5.7.3.3. Project Group のオブジェクトとプロパティー 5.5.7.3.4. ワークスペースのオブジェクトとプロパティー
5.5.8. I/O タイミングの最適化手法 x
5.5.8.1. I/O タイミング制約 5.5.8.2. タイミング・ロジック・オプションの IOC レジスター配置の最適化 5.5.8.3. Fast Input Register、Fast Output Register、およびOutput Enable Register 5.5.8.4. プログラマブル遅延 5.5.8.5. PLLを使用するクロック・エッジのシフト方法 5.5.8.6. 高速リージョナル・クロック・ネットワークとリージョナル・クロック・ネットワークの使用方法 5.5.8.7. スパイン・クロックの制限
5.5.9. レジスター間のタイミング最適化に向けた設定 x
5.5.9.1. ソースコードの最適化 5.5.9.2. レジスター間のタイミング改善 5.5.9.3. 物理合成最適化 5.5.9.4. Power Optimization During Synthesis を Normal Compilation へ設定する 5.5.9.5. エリアではなくパフォーマンスに向けた合成の最適化 5.5.9.6. 合成中の階層のフラット化 5.5.9.7. シンセシス・エフォートをHighへ設定する 5.5.9.8. 加算器ツリー形式の変更 5.5.9.9. ファンアウトを制御するためのレジスターの複製 5.5.9.10. シフトレジスターの推論の防止 5.5.9.11. 合成ツール内で使用可能な他の合成オプションを使用する 5.5.9.12. フィッターシード 5.5.9.13. 最大ルータタイミング最適化レベルを設定する 5.5.9.14. レジスター間のタイミング解析
5.5.9.9. ファンアウトを制御するためのレジスターの複製 x
5.5.9.9.1. レジスターの手動複製 5.5.9.9.2. レジスターの自動複製 5.5.9.9.3. レジスターの自動複製
5.5.9.14. レジスター間のタイミング解析 x
5.5.9.14.1. 障害が発生しているパスを解析する際のヒント 5.5.9.14.2. クロックドメインを交差する問題のあるパスを解析する際のヒント 5.5.9.14.3. クリティカル・パス分析のヒント 5.5.9.14.4. コンパイル間のクリティカル・パスをモニターする .tcl スクリプト作成のヒント 5.5.9.14.5. グローバル配線リソース 5.5.9.14.6. RAM および DSP の登録
5.6. Periphery to Core Register Placement and Routing Optimization x
5.6.1. Advanced Fitter Setting のダイアログボックスで Periphery を Core Optimizations に設定する 5.6.2. Assignment Editor での Periphery to Core Optimizations の設定 5.6.3. Fitter レポートでペリフェラルからコアまでの最適化を表示する
5.7. スクリプティング・サポート x
5.7.1. 初期コンパイルの設定 5.7.2. I/O タイミングの最適化手法 5.7.3. レジスター間のタイミング最適化に向けた設定
6. デザイン・フロアプランの解析および最適化 x
6.1. 配置アサインメントの最適化ガイドライン 6.2. Chip Planner でのデザイン・フロアプランの解析 6.3. Logic Lock の配置制約の定義 6.4. 仮想ピンの定義 6.5. デザイン・パーティションと組み合わせて Logic Lock 領域を使用する 6.6. Chip Planner でクロック領域の割り当てを作成する 6.7. スクリプティング・サポート 6.8. デザイン・フロアプランの解析および最適化改訂履歴
6.2. Chip Planner でのデザイン・フロアプランの解析 x
6.2.1. Chip Planner を起動する 6.2.2. Chip Planner GUI 6.2.3. Chip Planner でデザインエレメントを表示する 6.2.4. Chip Planner でデザインエレメントを特定する 6.2.5. Chip Planner でパスを探索する 6.2.6. Chip Planner でのアサインメントの表示 6.2.7. Chip Planner での高速および低消費電力タイルの表示 6.2.8. デザイン・パーティション配置の表示
6.2.3. Chip Planner でデザインエレメントを表示する x
6.2.3.1. Chip Planner でアーキテクチャー固有のデザイン情報を表示する 6.2.3.2. Chip Planner で利用可能なクロック・ネットワークを表示する 6.2.3.3. Chip Planner でクロックセクター使用率を表示する 6.2.3.4. Chip Planner による配線の輻輳の視覚化 6.2.3.5. Chip Planner で I/O バンクを表示する 6.2.3.6. Chip Planner で高速シリアル・インターフェイス (HSSI) を表示する 6.2.3.7. Chip Planner でソースノードおよびデスティネーション・ノードを表示する 6.2.3.8. Chip Planner でファンインおよびファンアウトを表示する 6.2.3.9. Chip Planner で直近のファンインおよびファンアウトを表示する 6.2.3.10. Chip Planner で選択したコンテンツを表示する 6.2.3.11. Chip Planner でデバイスリソースの位置および使用率を表示する 6.2.3.12. Chip Planner でクロスプロービングによるモジュールの配置を表示する
6.2.3.4. Chip Planner による配線の輻輳の視覚化 x
6.2.3.4.1. 配線の輻輳があるエリア 6.2.3.4.2. HDL コーディング・スタイルが原因の輻輳
6.2.4. Chip Planner でデザインエレメントを特定する x
6.2.4.1. 検索オプション (Chip Planner 検索)
6.2.5. Chip Planner でパスを探索する x
6.2.5.1. パスの接続の解析 6.2.5.2. タイミング解析レポートから Chip Planner へパスを探索する 6.2.5.3. 遅延の表示 6.2.5.4. 配線リソースの表示
6.3. Logic Lock の配置制約の定義 x
6.3.1. Logic Lock Regions Window 6.3.2. Logic Lock 領域の定義 6.3.3. Logic Lock 領域の形状のカスタマイズ 6.3.4. Logic Lock 領域へのデバイスピンの割り当て 6.3.5. Chip Planner で Logic Lock 領域間の接続を表示する 6.3.6. Arria® 10 FPGA の配置のベストプラクティス 6.3.7. Quartus® Prime スタンダード・エディションと Quartus® Prime プロ・エディション間の割り当ての移行
6.3.2. Logic Lock 領域の定義 x
6.3.2.1. Chip Planner での Logic Lock 領域の定義 6.3.2.2. Project Navigator から Logic Lock 領域を定義する 6.3.2.3. 配線領域の定義 6.3.2.4. 空の Logic Lock 領域を定義する 6.3.2.5. 階層的 Logic Lock 領域の定義
6.3.2.1. Chip Planner での Logic Lock 領域の定義 x
6.3.2.1.1. Logic Lock 領域のプロパティー 6.3.2.1.2. 領域へのスナップ 6.3.2.1.3. 自動サイズ領域の使用に関する考慮事項
6.3.3. Logic Lock 領域の形状のカスタマイズ x
6.3.3.1. Logic Lock 領域に新しい形状を追加する 6.3.3.2. Logic Lock 領域から形状を削除する 6.3.3.3. Logic Lock 領域をマージする 6.3.3.4. 隣接しない Logic Lock 領域の定義
6.5. デザイン・パーティションと組み合わせて Logic Lock 領域を使用する x
6.5.1. デザインの接続性と階層の視覚化
6.6. Chip Planner でクロック領域の割り当てを作成する x
6.6.1. Chip Planner でクロックの割り当てを作成する 6.6.2. Chip Planner でクロック割り当てのサイズを変更する 6.6.3. Chip Planner でクロック割り当てを移動する 6.6.4. Chip Planner でクロック領域の割り当てを削除する 6.6.5. Chip Planner でクロック領域にクロック信号を割り当てる
6.6.1. Chip Planner でクロックの割り当てを作成する x
6.6.1.1. Clock Assignment Properties ペイン
6.7. スクリプティング・サポート x
6.7.1. Tclコマンドを使用したLogic Lock割り当ての作成 6.7.2. Tcl コマンドを使用して仮想ピンを割り当てる 6.7.3. Logic Lock 領域割り当ての例
7. ECO コンパイルフローの使用 x
7.1. ECO コンパイルフロー 7.2. ECO Tcl スクリプトの例 7.3. ECO コンパイルレポートの表示 7.4. ECO コマンド 7.5. ECO コマンドの制限事項 7.6. インタラクティブ ECO フィッティング 7.7. ECO コンパイルフローの使用改訂履歴
7.4. ECO コマンド x
7.4.1. ECO コマンドのクイック・リファレンス 7.4.2. make_connection 7.4.3. remove_connection 7.4.4. modify_lutmask 7.4.5. adjust_pll_refclk 7.4.6. modify_io_slew_rate 7.4.7. modify_io_current_strength 7.4.8. modify_io_delay_chain 7.4.9. create_new_node 7.4.10. remove_node 7.4.11. place_node 7.4.12. unplace_node 7.4.13. create_wirelut
7.6. インタラクティブ ECO フィッティング x
7.6.1. eco_load_design and eco_commit_design コマンド
1. デザイン最適化の概要
2. デザイン・ネットリストの最適化
3. ネットリストの最適化と物理合成
4. エリアの最適化
5. タイミング収束と最適化
6. デザイン・フロアプランの解析および最適化
7. ECO コンパイルフローの使用
8. Quartus® Prime プロ・エディションデザイン最適化ユーザー ガイドのアーカイブ
A. Quartus® Prime プロ・エディションのユーザーガイド

5.5.3.1. Report Timing

タイミング・アナライザーの Reports > Timing Slack > Report Timing… コマンドを使用すると、デザイン内の任意のパスまたはクロックドメインのタイミングレポートに関する設定を指定することができます。同等のスクリプトコマンドは report_timing です。

図 37. Report Timing レポート

さまざまなオプションを指定してレポートをカスタマイズすることができます。Clocks および Targets により、レポートに表示するクロックとターゲットを指定します。Analysis Type では実行する解析タイプ、Extra Info では追加情報をレポートに表示するか、また、Output ではレポートの出力オプションを指定します。例えば、報告するパスの数を増やしたり、Target フィルターの追加や、From Clock を追加したりすることができます。

図 38. Report Timing ダイアログボックス (上部)
図 39. Report Timing ダイアログボックス (下部)
表 15.  Report Timing の設定
オプション 説明
Clocks From Clock および To Clock でレポートのパスをフィルタリングし、指定した起動クロックまたはラッチクロックのみを表示します。
Targets From Clock および To Clock のターゲットノードを指定し、それらのエンドポイントのみのパスを報告します。このオプションには、I/O またはレジスター名、もしくは I/O ポートを指定します。このフィールドは、ワイルドカード文字もサポートします。例えば、特定の階層内のパスのみを報告するには、次のようになります。
report_timing -from *|egress:egress_inst|* \
-to *|egress:egress_inst|* -(other options)
From、To、または Through ボックスが未記入の場合は、タイミング・アナライザーはデバイス内の考えられるすべてのターゲットを想定します。Through オプションにより、組み合わせロジックまたはセル上の特定のピンを通過するパスにレポートを制限します。
Analysis type Analysis type オプションには、Setup、Hold、Recovery、Removal があります。タイミング・アナライザーは、選択した解析タイプの結果を報告します。
Paths エンドポイントおよびスラックレベルごとに表示するパスの数を指定します。Report number of paths のデフォルト値は 10 です。それ以外の場合は、レポートが非常に長くなる可能性があります。Pairs only を有効にすると、ソースとデスティネーションの各ペアに対して 1 つのパスのみが表示されます。Maximum number of paths per endpoints により、さらに制限します。パスのフィルタリングも可能で、Maximum slack limit フィールドに値を入力します。
Extra Info タイミングエラーの根本的な原因の診断に関連する追加データを提供します。これには、セットアップ・スラックの内訳、輻輳やホールド時間の修正によって引き起こされる予期しない配線の迂回などが含まれます。None、Basic、All を指定し、レポートに含める追加情報を指定します。Extra Info タブのデータは、潜在する不必要な配線の迂回、およびパスの fMAX パフォーマンスを制限する配置または回路の問題の特定に役立ちます。Extra Info タブにおけるセットアップ・スラックの内訳 を参照してください。
  • All - レポートには Extra Info タブが含まれ、RAM または DSP ブロックの未登録出力を通過するソースのタイミング・エンドポイント、または、DSP ブロックの未登録入力を通過するデスティネーション・タイミング・エンドポイントに関する追加情報が報告されます。Data Path タブには、ホールドの推定追加遅延、および配線ステージの輻輳に対する影響についてのデータが含まれます。
  • Basic - レポートには Extra Info タブが含まれますが、Data Path タブの追加情報はありません。
  • None - レポートには Extra Info タブが含まれません。また、Data Path タブの追加情報もありません。
Output 解析で Detail level の出力に含めるパスのタイプを指定します。
  • Summary - レベルには、基本的な概要レポートが含まれます。Summary レポートの Clock Skew 列を確認します。スキューが +/-150ps 未満であれば、クロックツリーはソースとデスティネーションの間でバランスが取れています。
  • Path only - すべての詳細情報を表示します。ただし、Data Path タブには、クロックツリーが 1 行の項目として表示されます。
  • Path and Clock - クロックに関して、Path only と同じように表示します。
  • Full path - 大きなクロックスキューが存在する場合は、Full path オプションを有効にします。このオプションはクロックツリーをより詳細に分割し、すべてのセルを表示します。これには、入力バッファー、PLL、グローバルバッファー (CLKCTRL_ と呼ばれる)、およびロジックが含まれます。このデータを確認し、デザインのクロックスキューの原因を特定します。I/O 解析には、Full path オプションを使用します。FPGA にはソースクロックまたはデスティネーション・クロックのみがあるため、遅延はタイミングを満たすための重要な要素となります。
Show routing レポートに配線データを表示します。
Split the report by operating conditions タイミングコーナーの動作条件に関して、データを動作条件ごとに細分化します。
Report panel name レポートパネルの名前を指定します。オプションで File name を有効にして、情報をファイルに書き込むことができます。.htm または .html をサフィックスとして追加すると、タイミング・アナライザーはレポートを HTML として生成します。File name を有効にすると、最新のデータでファイルを上書き (Overwrite) または追加 (Append) することができます。
Tcl command 選択した GUI オプションに対応する Tcl 構文を表示します。コマンドは、Console から Tcl ファイルにコピーすることができます。
図 40. Extra Info タブ

Extra Info タブにおけるセットアップ・スラックの内訳

Extra Info タブには、タイミング・ クロージャーの問題の診断に役立つその他のタイミングメトリクスが含まれます。それには、パスのセットアップ・スラックの内訳を示す Setup Slack Breakdown などがあります。

パスのスラックは、パスがタイミング要件を満たしているマージンを指定します。セットアップ・スラックの内訳は、タイミング・アナライザーが次のタイミング要件とパス要素の遅延から計算する数値です。

図 41.  Setup Slack Breakdown の計算

パスがタイミング要件を満たさない理由には、さまざまなものが考えられます。例えば、クロック関係が実現不可能なほど厳密な場合や、過剰な配線遅延が存在する場合は、それだけでタイミングパスの失敗につながることがあります。タイミングパス固有のマージンを計算し、そのマージンをパスの他の遅延と比較することは、パスでタイミング要件が満たされない特定の理由を診断するのに役立ちます。

Extra Info タブは、輻輳やホールド時間の修正によって発生する重大または予期しない潜在的な配線の迂回の特定に役立ちます。Extra Info タブでは、RAM または DSP ブロックのレジスターなし出力を通過する送信元タイミング・エンドポイント、または、DSP ブロックのレジスターなし入力を通過する送信先タイミング・エンドポイントに関する追加情報を報告することもできます。

Extra Info のデータ、Chip Planner の Locate Path または Locate Chip Area、Technology Map Viewer、もしくは Resource Property Viewer を確認し、変更を加えて配置配線を改善するかを決定します。

遅延要素には、他の要素よりもパスの配置と配線に影響を受けやすいものがあります。Setup Slack Breakdown の一部である固有遅延は配置配線の影響を受けにくく、RTL およびタイミング要件に内在するものです。非固有遅延は、配置配線の影響を受けやすいその他の遅延です。

表 16.  Extra Info タブのデータ
Extra Info のデータ 説明
Intrinsic Margin

タイミングパスのスラック値を構成する固有および非固有のタイミング要素を報告します。固有マージンは、タイミング・アナライザーがタイミング要件とパス要素の遅延から算出する数値です。タイミング・アナライザーは、同じ要件と遅延からパスのスラックも導出しますが、計算方法は異なります。固有遅延は、配置配線の影響を受けにくく、RTL およびタイミング要件に内在するものです。非固有遅延は、配置配線の影響を受けやすいその他の遅延です。

From Node Info From Node のノードタイプ、リタイミング制約、パワーアップ時の「Don't Care」属性を指定します。リタイミング制約を解除してリタイミングを許可し、タイミング・クロージャーのパフォーマンスを向上させることを検討します。
To Node Info To Node のノードタイプ、リタイミング制約、パワーアップ時の「Don't Care」属性を指定します。リタイミング制約を解除してリタイミングを許可し、タイミング・クロージャーのパフォーマンスを向上させることを検討します。
Max Fanout

パス内のレジスターノードと組み合わせノードの最大ファンアウトを報告します。
Route Stage Congestion Impact 配線が輻輳におよぼす影響を Low、Medium、または High のいずれかで報告します。値が Low の場合、タイミングの問題と輻輳には関係がないことを示しています。値が High の場合は、不十分な配線リソースをめぐる競合が原因でタイミングが悪化していると考えることができます。
Estimated Delay Added for Hold ホールドを満たすために最速の遅延ルートに追加される推定遅延量を報告します。この値は、遅延が配線の輻輳に関連するのかホールドに関連するのかを判断するのに役立ちます。
Sufficient Setup Margin for Hold セットアップ・マージンがホールドタイミングに対して適切かを報告します。Yes は、セットアップ・マージンが十分であることを示しています。No は、セットアップ・マージンがホールドタイミングに対して不足していることを示しています。
Source/Destination Bounding Box ソースレジスターとデスティネーション・レジスターを囲む境界ボックスの左下と右上の座標を報告します。

理想的なケースでは、Source/Destination Bounding Box、Cell Bounding Box、および Interconnect Bounding Box の値はほぼ同じで、相対面積は約 1.0 です。セルのバウンディング・ボックス・サイズが Source/Destination Bounding Box に対して大きくなる場合は、パス上に不要な配線の迂回が潜在することを示している可能性があります。

Source/Destination Area Covered LAB の観点でカバーされる総面積を報告します。
Source/Destination Relative Area Source/Destination Bounding Box に対するソースとデスティネーションの面積を報告します。値は常に 1.0 で、同じサイズであることを意味します。
Cell Bounding Box パス内のソースレジスターとデスティネーション・レジスター、およびセルを囲む境界ボックスの左下と右上の座標を報告します。
Cell Area Covered Source/Destination Bounding Box に対するセルの面積を報告します。値の 1.0 は、同じサイズであることを意味します。1.0 より大きい値は、パス内のレジスター間のスペース外部にセルがあることを示している可能性があります。

次に、Setup Slack Breakdown で示されるタイミング条件の解釈を説明します。

  • Setup Slack Breakdown が 0 未満である - パスのタイミング関係が非常に厳しい、マイクロ・パラメーターに大きな差がある、またはクロックソースの不確実性が非常に大きいため、遅延を追加する前にパスが不合格になります。SDC 制約を確認し、タイミング関係が正しいことを確認します。不正確な関係は、適切なタイミング切断が行われていない、関係のないクロック間に存在する場合があります。パラメーター化が可能なハードブロック (20K RAM および DSP ブロックなど) が完全にレジスターされていることを確認します。クロックソースを見直し、クロックが配線にグローバル信号を使用していることを確認します。
  • クロックスキューが Setup Slack Breakdown を上回っている - クロック転送を見直し、パスでタイミングを満たすようにします。場合によっては、クロック領域の割り当てを作成する必要があります。また、クロックが交差する転送を再デザインし、同期から非同期の実装に切り替えが必要になることもあります。その場合は、FIFO やその他のハンドシェイクなどを使用します。
  • セル遅延が固有マージンより大きい - セル遅延を小さくします。クロックが完全で、配線ワイヤーを使用していない場合でも、パスでタイミングが不合格になることがあります。RTL を再度記述してロジック深度を減らし、ロジックを再構築してコンパイラーでより高速な LUT 入力を使用できるようにします。もしくは、リタイミング最適化のブロックを解除します。コンパイラーでは、レジスターを自動的にリタイミングしてロジック深度を減らすことができますが、機能を維持し、デバイスのアーキテクチャーがサポートする方法でのみ可能です。Hyper-Retimer のブロックを解除するには、非同期リセットと初期条件を削除します。
  • インターコネクト遅延が固有のマージンより大きい - クロックが完全で、ロジックがない場合でも、パスでタイミングが不合格になることがあります。これは、レジスターが離れすぎている場合、またはタイミングパスが輻輳しているチップエリアを迂回している場合に発生します。離れているレジスターのファンインとファンアウトを確認します。Logic Lock 領域を適用すると、フィッターでレジスターがより近くに配置されるようになります。Logic Lock 領域は、最初の配置が良いものにならなかった理由を特定してから使用します。
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レベル 2 の表題