Quartus® Prime プロ・エディションのユーザーガイド: デザイン最適化

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ID 683641
日付 7/08/2024
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ドキュメント目次
ドキュメント目次 x
1. デザイン最適化の概要 2. デザイン・ネットリストの最適化 3. ネットリストの最適化と物理合成 4. エリアの最適化 5. タイミング収束と最適化 6. デザイン・フロアプランの解析および最適化 7. ECO コンパイルフローの使用 8. Quartus® Prime プロ・エディションデザイン最適化ユーザー ガイドのアーカイブ A. Quartus® Prime プロ・エディションのユーザーガイド
1. デザイン最適化の概要 x
1.1. FPGA デバイスのデザイン初期段階の考慮事項 1.2. 初期コンパイルの設定 1.3. 最適化のトレードオフおよび制限 1.4. デザインの視覚化および最適化ツール 1.5. デザイン最適化の概要の改訂履歴
1.1. FPGA デバイスのデザイン初期段階の考慮事項 x
1.1.1. デバイス移行の考慮事項
1.2. 初期コンパイルの設定 x
1.2.1. 初期 I/O 割り当てのガイドライン 1.2.2. 初期のタイミング制約のガイドライン
1.3. 最適化のトレードオフおよび制限 x
1.3.1. エリアの縮小に伴うトレードオフ 1.3.2. クリティカル・パスの遅延短縮に伴うトレードオフ 1.3.3. 消費電力の低減に伴うトレードオフ 1.3.4. コンパイル時間のトレードオフ
1.4. デザインの視覚化および最適化ツール x
1.4.1. デザイン視覚化ツール 1.4.2. デザイン最適化ツール
2. デザイン・ネットリストの最適化 x
2.1. Netlist Viewer を使用するタイミング 2.2. Netlist Viewer による Quartus® Prime デザインフロー 2.3. RTL Viewer の概要 2.4. Technology Map Viewer の概要 2.5. Netlist Viewer のユーザー・インターフェイス 2.6. 回路図 2.7. ソース・デザイン・ファイルと他の Quartus® Primeウィンドウのクロスプローブ 2.8. 他の Quartus® Primeウィンドウからの Netlist Viewer のクロス・プロービング 2.9. タイミングパスの表示 2.10. デザイン・ネットリストの最適化の文書改訂履歴
2.3. RTL Viewer の概要 x
2.3.1. RTL Viewer での可読性の最大化 2.3.2. RTL Viewer の実行
2.5. Netlist Viewer のユーザー・インターフェイス x
2.5.1. Netlist Navigator ペイン 2.5.2. Properties ペイン 2.5.3. Netlist Viewer の Find ペイン
2.6. 回路図 x
2.6.1. 複数タブ表示での回路図の表示 2.6.2. 回路図記号 2.6.3. 回路図ビューでのアイテムの選択 2.6.4. 回路図ビューのショートカット・メニュー・コマンド 2.6.5. 回路図ビューでのフィルタリング 2.6.6. 回路図ビューでのノード内容の表示 2.6.7. 回路図ビューでノードの移動 2.6.8. Technology Map Viewer での LUT 表現の表示 2.6.9. ズーム・コントロール 2.6.10. Bird's Eye View を使用した回路図内の移動 2.6.11. ページへの回路図の分割 2.6.12. 回路図ページでのネットのフォロー
3. ネットリストの最適化と物理合成 x
3.1. 物理合成最適化 3.2. 合成ネットリストの最適化 3.3. スクリプティング・サポート 3.4. ネットリストの最適化と物理合成改訂履歴
3.1. 物理合成最適化 x
3.1.1. 物理合成最適化の有効化と無効化 3.1.2. 物理合成のオプション
3.2. 合成ネットリストの最適化 x
3.2.1. WYSIWYG プリミティブ再合成
3.3. スクリプティング・サポート x
3.3.1. 合成ネットリストの最適化 3.3.2. 物理合成最適化
4. エリアの最適化 x
4.1. リソース使用率 4.2. リソース使用率の最適化 4.3. スクリプティング・サポート 4.4. エリア最適化改訂履歴
4.1. リソース使用率 x
4.1.1. Flow Summary レポート 4.1.2. フィッターレポート 4.1.3. デザイン・アシスタントの推奨事項 4.1.4. Analysis & Synthesis レポート 4.1.5. コンパイル・メッセージ 4.1.6. Chip Planner による視覚化
4.1.2. フィッターレポート x
4.1.2.1. Route Stage のレポート
4.1.2.1. Route Stage のレポート x
4.1.2.1.1. Nets with Highest Wire Count レポート 4.1.2.1.2. Delay Chain Summary レポート 4.1.2.1.3. Top Congested Hierarchies および Nets レポート 4.1.2.1.4. Global Route レポート
4.2. リソース使用率の最適化 x
4.2.1. リソース使用率の問題の概要 4.2.2. I/O ピンの使用または配置 4.2.3. ロジックの使用率または配置 4.2.4. 配線
4.2.2. I/O ピンの使用または配置 x
4.2.2.1. ガイドライン: ピン割り当ての変更、またはより大きなパッケージの選択
4.2.3. ロジックの使用率または配置 x
4.2.3.1. ガイドライン: ソースコードの最適化 4.2.3.2. ガイドライン: スピードではなくエリア最適化に向けた合成 4.2.3.3. ガイドライン: マルチプレクサーの再構築 4.2.3.4. ガイドライン：Balanced 設定または Area 設定での WYSIWYG プリミティブ 再合成の実行 4.2.3.5. ガイドライン: レジスターパッキングの使用 4.2.3.6. ガイドライン：フッター制約の削除 4.2.3.7. ガイドライン: 合成中の階層のフラット化 4.2.3.8. ガイドライン：メモリーブロックのターゲット変更 4.2.3.9. ガイドライン: エリア削減のための物理合成オプションの使用 4.2.3.10. ガイドライン: DSP ブロックのターゲット変更およびバランス化 4.2.3.11. ガイドライン：より大きなデバイスの使用 4.2.3.12. ガイドライン: グローバル信号の輻輳の低減 4.2.3.13. ガイドライン: パイプライン情報レポート
4.2.4. 配線 x
4.2.4.1. ガイドライン：Auto Packed Registers を Sparse または Sparse Auto に設定する 4.2.4.2. ガイドライン：Fitter Aggressive Routability最適化をAlwaysに設定する 4.2.4.3. ガイドライン：Router Effort Multiplier を増加する 4.2.4.4. ガイドライン：フッター制約の削除 4.2.4.5. ガイドライン: 配線に向けた合成の最適化 4.2.4.6. ガイドライン: ソースコードの最適化 4.2.4.7. ガイドライン：より大きなデバイスの使用
4.3. スクリプティング・サポート x
4.3.1. 初期コンパイル設定 4.3.2. Resource Utilization Optimizationの手法
5. タイミング収束と最適化 x
5.1. マルチコーナータイミングの最適化 5.2. クリティカル・パスの最適化 5.3. クリティカル・チェーンの最適化 5.4. タイミング・クロージャーのデザイン評価 5.5. タイミングの最適化 5.6. Periphery to Core Register Placement and Routing Optimization 5.7. スクリプティング・サポート 5.8. タイミング・クロージャーと最適化の改訂履歴
5.2. クリティカル・パスの最適化 x
5.2.1. クリティカル・パスの表示
5.3. クリティカル・チェーンの最適化 x
5.3.1. クリティカル・チェーンの可視化
5.4. タイミング・クロージャーのデザイン評価 x
5.4.1. メッセージの確認 5.4.2. フィッター・ネットリスト最適化の評価 5.4.3. 最適化結果の評価 5.4.4. リソース使用率の評価 5.4.5. その他のレポートの評価と設定の調整 5.4.6. クラスタリングの難易度の評価 5.4.7. 変更と再コンパイル
5.4.4. リソース使用率の評価 x
5.4.4.1. グローバルおよび非グローバル信号の使用 5.4.4.2. 配線使用率の評価 5.4.4.3. ホールドに向けて追加された配線の評価
5.5. タイミングの最適化 x
5.5.1. Design Assistant のルール違反の訂正 5.5.2. Fast Forward Timing Closure Recommendations の実装 5.5.3. タイミングパスの詳細の確認 5.5.4. オプションのフィッター設定 5.5.5. バック・アノテーションが最適化された割り当て 5.5.6. Design Space Explorer II を使用した最適化設定 5.5.7. Exploration Dashboard を使用したコンパイル結果の集約と比較 5.5.8. I/O タイミングの最適化手法 5.5.9. レジスター間のタイミング最適化に向けた設定 5.5.10. メタスタビリティーの解析と最適化手法
5.5.2. Fast Forward Timing Closure Recommendations の実装 x
5.5.2.1. Retiming Limit Details レポート 5.5.2.2. Fast Forward タイミング・クロージャーの推奨事項
5.5.2.1. Retiming Limit Details レポート x
5.5.2.1.1. Retiming Limit Details レポートの使用
5.5.2.2. Fast Forward タイミング・クロージャーの推奨事項 x
5.5.2.2.1. Fast Forward タイミング・クロージャーの推奨事項の生成 5.5.2.2.2. Fast Forward 推奨事項の実装
5.5.3. タイミングパスの詳細の確認 x
5.5.3.1. Report Timing 5.5.3.2. ロジック深度レポート 5.5.3.3. 近隣パスレポート 5.5.3.4. レジスター分布レポート 5.5.3.5. Report Route Net of Interest レポート 5.5.3.6. リタイミング制約レポート 5.5.3.7. パイプライン情報レポート 5.5.3.8. CDC Viewer レポート 5.5.3.9. タイミング・クロージャーの推奨事項 5.5.3.10. グローバル・ネットワーク・バッファー 5.5.3.11. リセットとグローバル・ネットワーク 5.5.3.12. 設定が疑わしい場合 5.5.3.13. オートシフト・レジスターの交換 5.5.3.14. クロッキング・アーキテクチャー
5.5.3.10. グローバル・ネットワーク・バッファー x
5.5.3.10.1. ソースの位置 5.5.3.10.2. 挿入遅延 5.5.3.10.3. ファンアウト 5.5.3.10.4. Global Signal の割り当て
5.5.4. オプションのフィッター設定 x
5.5.4.1. ホールド・タイミングの最適化 5.5.4.2. フィッターによる配線可能性の積極的な最適化
5.5.6. Design Space Explorer II を使用した最適化設定 x
5.5.6.1. DSE II コンピューティング・リソース 5.5.6.2. DSE II 最適化パラメーター 5.5.6.3. DSE II 結果の管理 5.5.6.4. DSE II の実行
5.5.7. Exploration Dashboard を使用したコンパイル結果の集約と比較 x
5.5.7.1. 集約のユースケース 5.5.7.2. 比較のユースケース 5.5.7.3. Exploration Dashboard のオブジェクト・プロパティー・モデル 5.5.7.4. Exploration Dashboard の開始方法
5.5.7.3. Exploration Dashboard のオブジェクト・プロパティー・モデル x
5.5.7.3.1. Exploration Dashboard の基本的なプロパティー 5.5.7.3.2. Project Handle プロパティー 5.5.7.3.3. Project Group のオブジェクトとプロパティー 5.5.7.3.4. ワークスペースのオブジェクトとプロパティー
5.5.8. I/O タイミングの最適化手法 x
5.5.8.1. I/O タイミング制約 5.5.8.2. タイミング・ロジック・オプションの IOC レジスター配置の最適化 5.5.8.3. Fast Input Register、Fast Output Register、およびOutput Enable Register 5.5.8.4. プログラマブル遅延 5.5.8.5. PLLを使用するクロック・エッジのシフト方法 5.5.8.6. 高速リージョナル・クロック・ネットワークとリージョナル・クロック・ネットワークの使用方法 5.5.8.7. スパイン・クロックの制限
5.5.9. レジスター間のタイミング最適化に向けた設定 x
5.5.9.1. ソースコードの最適化 5.5.9.2. レジスター間のタイミング改善 5.5.9.3. 物理合成最適化 5.5.9.4. Power Optimization During Synthesis を Normal Compilation へ設定する 5.5.9.5. エリアではなくパフォーマンスに向けた合成の最適化 5.5.9.6. 合成中の階層のフラット化 5.5.9.7. シンセシス・エフォートをHighへ設定する 5.5.9.8. 加算器ツリー形式の変更 5.5.9.9. ファンアウトを制御するためのレジスターの複製 5.5.9.10. シフトレジスターの推論の防止 5.5.9.11. 合成ツール内で使用可能な他の合成オプションを使用する 5.5.9.12. フィッターシード 5.5.9.13. 最大ルータタイミング最適化レベルを設定する 5.5.9.14. レジスター間のタイミング解析
5.5.9.9. ファンアウトを制御するためのレジスターの複製 x
5.5.9.9.1. レジスターの手動複製 5.5.9.9.2. レジスターの自動複製 5.5.9.9.3. レジスターの自動複製
5.5.9.14. レジスター間のタイミング解析 x
5.5.9.14.1. 障害が発生しているパスを解析する際のヒント 5.5.9.14.2. クロックドメインを交差する問題のあるパスを解析する際のヒント 5.5.9.14.3. クリティカル・パス分析のヒント 5.5.9.14.4. コンパイル間のクリティカル・パスをモニターする .tcl スクリプト作成のヒント 5.5.9.14.5. グローバル配線リソース 5.5.9.14.6. RAM および DSP の登録
5.6. Periphery to Core Register Placement and Routing Optimization x
5.6.1. Advanced Fitter Setting のダイアログボックスで Periphery を Core Optimizations に設定する 5.6.2. Assignment Editor での Periphery to Core Optimizations の設定 5.6.3. Fitter レポートでペリフェラルからコアまでの最適化を表示する
5.7. スクリプティング・サポート x
5.7.1. 初期コンパイルの設定 5.7.2. I/O タイミングの最適化手法 5.7.3. レジスター間のタイミング最適化に向けた設定
6. デザイン・フロアプランの解析および最適化 x
6.1. 配置アサインメントの最適化ガイドライン 6.2. Chip Planner でのデザイン・フロアプランの解析 6.3. Logic Lock の配置制約の定義 6.4. 仮想ピンの定義 6.5. デザイン・パーティションと組み合わせて Logic Lock 領域を使用する 6.6. Chip Planner でクロック領域の割り当てを作成する 6.7. スクリプティング・サポート 6.8. デザイン・フロアプランの解析および最適化改訂履歴
6.2. Chip Planner でのデザイン・フロアプランの解析 x
6.2.1. Chip Planner を起動する 6.2.2. Chip Planner GUI 6.2.3. Chip Planner でデザインエレメントを表示する 6.2.4. Chip Planner でデザインエレメントを特定する 6.2.5. Chip Planner でパスを探索する 6.2.6. Chip Planner でのアサインメントの表示 6.2.7. Chip Planner での高速および低消費電力タイルの表示 6.2.8. デザイン・パーティション配置の表示
6.2.3. Chip Planner でデザインエレメントを表示する x
6.2.3.1. Chip Planner でアーキテクチャー固有のデザイン情報を表示する 6.2.3.2. Chip Planner で利用可能なクロック・ネットワークを表示する 6.2.3.3. Chip Planner でクロックセクター使用率を表示する 6.2.3.4. Chip Planner による配線の輻輳の視覚化 6.2.3.5. Chip Planner で I/O バンクを表示する 6.2.3.6. Chip Planner で高速シリアル・インターフェイス (HSSI) を表示する 6.2.3.7. Chip Planner でソースノードおよびデスティネーション・ノードを表示する 6.2.3.8. Chip Planner でファンインおよびファンアウトを表示する 6.2.3.9. Chip Planner で直近のファンインおよびファンアウトを表示する 6.2.3.10. Chip Planner で選択したコンテンツを表示する 6.2.3.11. Chip Planner でデバイスリソースの位置および使用率を表示する 6.2.3.12. Chip Planner でクロスプロービングによるモジュールの配置を表示する
6.2.3.4. Chip Planner による配線の輻輳の視覚化 x
6.2.3.4.1. 配線の輻輳があるエリア 6.2.3.4.2. HDL コーディング・スタイルが原因の輻輳
6.2.4. Chip Planner でデザインエレメントを特定する x
6.2.4.1. 検索オプション (Chip Planner 検索)
6.2.5. Chip Planner でパスを探索する x
6.2.5.1. パスの接続の解析 6.2.5.2. タイミング解析レポートから Chip Planner へパスを探索する 6.2.5.3. 遅延の表示 6.2.5.4. 配線リソースの表示
6.3. Logic Lock の配置制約の定義 x
6.3.1. Logic Lock Regions Window 6.3.2. Logic Lock 領域の定義 6.3.3. Logic Lock 領域の形状のカスタマイズ 6.3.4. Logic Lock 領域へのデバイスピンの割り当て 6.3.5. Chip Planner で Logic Lock 領域間の接続を表示する 6.3.6. Arria® 10 FPGA の配置のベストプラクティス 6.3.7. Quartus® Prime スタンダード・エディションと Quartus® Prime プロ・エディション間の割り当ての移行
6.3.2. Logic Lock 領域の定義 x
6.3.2.1. Chip Planner での Logic Lock 領域の定義 6.3.2.2. Project Navigator から Logic Lock 領域を定義する 6.3.2.3. 配線領域の定義 6.3.2.4. 空の Logic Lock 領域を定義する 6.3.2.5. 階層的 Logic Lock 領域の定義
6.3.2.1. Chip Planner での Logic Lock 領域の定義 x
6.3.2.1.1. Logic Lock 領域のプロパティー 6.3.2.1.2. 領域へのスナップ 6.3.2.1.3. 自動サイズ領域の使用に関する考慮事項
6.3.3. Logic Lock 領域の形状のカスタマイズ x
6.3.3.1. Logic Lock 領域に新しい形状を追加する 6.3.3.2. Logic Lock 領域から形状を削除する 6.3.3.3. Logic Lock 領域をマージする 6.3.3.4. 隣接しない Logic Lock 領域の定義
6.5. デザイン・パーティションと組み合わせて Logic Lock 領域を使用する x
6.5.1. デザインの接続性と階層の視覚化
6.6. Chip Planner でクロック領域の割り当てを作成する x
6.6.1. Chip Planner でクロックの割り当てを作成する 6.6.2. Chip Planner でクロック割り当てのサイズを変更する 6.6.3. Chip Planner でクロック割り当てを移動する 6.6.4. Chip Planner でクロック領域の割り当てを削除する 6.6.5. Chip Planner でクロック領域にクロック信号を割り当てる
6.6.1. Chip Planner でクロックの割り当てを作成する x
6.6.1.1. Clock Assignment Properties ペイン
6.7. スクリプティング・サポート x
6.7.1. Tclコマンドを使用したLogic Lock割り当ての作成 6.7.2. Tcl コマンドを使用して仮想ピンを割り当てる 6.7.3. Logic Lock 領域割り当ての例
7. ECO コンパイルフローの使用 x
7.1. ECO コンパイルフロー 7.2. ECO Tcl スクリプトの例 7.3. ECO コンパイルレポートの表示 7.4. ECO コマンド 7.5. ECO コマンドの制限事項 7.6. インタラクティブ ECO フィッティング 7.7. ECO コンパイルフローの使用改訂履歴
7.4. ECO コマンド x
7.4.1. ECO コマンドのクイック・リファレンス 7.4.2. make_connection 7.4.3. remove_connection 7.4.4. modify_lutmask 7.4.5. adjust_pll_refclk 7.4.6. modify_io_slew_rate 7.4.7. modify_io_current_strength 7.4.8. modify_io_delay_chain 7.4.9. create_new_node 7.4.10. remove_node 7.4.11. place_node 7.4.12. unplace_node 7.4.13. create_wirelut
7.6. インタラクティブ ECO フィッティング x
7.6.1. eco_load_design and eco_commit_design コマンド
1. デザイン最適化の概要
2. デザイン・ネットリストの最適化
3. ネットリストの最適化と物理合成
4. エリアの最適化
5. タイミング収束と最適化
6. デザイン・フロアプランの解析および最適化
7. ECO コンパイルフローの使用
8. Quartus® Prime プロ・エディションデザイン最適化ユーザー ガイドのアーカイブ
A. Quartus® Prime プロ・エディションのユーザーガイド

5.8. タイミング・クロージャーと最適化の改訂履歴

この章には次の改訂履歴が適用されます。

ドキュメントのバージョン Quartus® Primeバージョン 変更内容
2024.04.01 24.1
  • エクスプロレーション・ダッシュボードを使用したコンパイル結果の集約と比較 を改訂し、AN 1006: Multi-Project Analysis with Exploration Dashboard へのリンクを追加しました。
  • AN 917: Reset Design Techniques for Intel Hyperflex Architecture FPGAs に Synchronous Reset Design Strategies トピックへのリンクを追加しました。
  • 新しい GUI に対して Exploration Dashboard の開始方法 を更新し、AN 1006: Multi-Project Analysis with Exploration Dashboard へのリンクを追加しました。
2023.10.02 23.3
  • エクスプロレーション・ダッシュボードを使用したコンパイル結果の集約と比較のトピックにある Exploration Dashboard GUI (quartus_edw) のバージョンサポート情報と導入部分を更新しました。
  • Exploration Dashboard の基本的なプロパティーのトピックのコマンド構文を改訂しました。
  • Project Handle プロパティーのトピックに新しいプロパティー名を追加しました。
  • Exploration Dashboard GUI (quartus_edw) の Exploration Dashboard の開始方法 とオプションを更新しました。
2023.08.01 23.2
  • エクスプロレーション・ダッシュボードを使用したコンパイル結果の集約と比較のトピックのバージョンサポート情報を更新しました。
  • PLL を使用するクロック・エッジのシフト方法の図のサイズを訂正しました。
2023.06.26 23.2
  • Exploration Dashboard の基本的なプロパティーのトピックを改訂し、user_data プロパティーをを記載しました。
2023.04.03 23.1
  • エクスプロレーション・ダッシュボードを使用したコンパイル結果の集約と比較セクションを新しく追加しました。
  • Change Adder Tree Stylesのトピックを追加し、新しい USE_COMPRESSOR_IMPLEMENTATION アサインメントを記述しました。
  • 製品ファミリー名を「Intel Agilex 7」に更新しました。
2022.01.07 21.4
  • トピック「スパインクロックの制限でデバイスの適用性を明確化しました。
  • トピック「タイミング制約の確認」にデザイン・アシスタントの情報を追加しました。
  • トピック「タイミング制約の確認」にデザイン・アシスタントの情報を追加しました。
  • 廃止された Advisor に関するリファレンスを削除しました。
  • ソースコードの最適化のトピックにデザイン・アシスタントの情報を追加しました。
  • レジスター間のタイミング改善のトピックにデザイン・アシスタントの情報を追加しました。
  • エリアではなくパフォーマンスへの合成の最適化のトピックにデザイン・アシスタントの情報を追加しました。
  • クロックドメインをまたぐ障害のあるパスを解析する際のヒントのトピックに set_clock_groups -exclusive 設定の情報を追加しました。
  • RAM および DSP の登録のトピックを新しく追加しました。
  • Revised メタスタビリティー解析と最適化手法のトピックでシンクロナイザーについて改訂しました。
2021.10.04 21.3
  • 「Report Hierarchical Retiming Restrictions」コマンドとレポートの名前を「Report Retiming Restrictions」に変更しました。
2021.06.21 21.2
  • DSE II を使用したシードスイープ間でコンパイル結果に差異を生じさせる可能性のある変数についての注を追加しました。
2020.09.28 20.3
  • トピック「バック・アノテーションが最適化された割り当て」を追加し、ピン、RAM、DSP およびクロック割り当てのバック・アノテーションに向けた新しい GUI サポートを記載しました。
  • トピック「Design Assistant のルール違反の訂正」を追加しました。
  • トピック「タイミングレポート」を更新し、Extra Info タブのデータを説明しました。
  • 「タイミング・パスの詳細情報の確認」のセクションに新しいトピック「Report Logic Depth」、「Report Neighbor Paths」、「Report Register Spread」、「Report Route Net of Interest」、「Report Hierarchical Retiming Restrictions」、および「パイプライン情報レポート」を追加しました。
  • 「Design Space Explorer II を使用した最適化設定」 を「タイミング・クロージャーのデザイン評価」に移動し、Help へのリンクを更新しました。
  • トピックの表題を「インテル Stratix 10 タイミングクロージャー推奨事項」から「Fast Forward Timing Closure Recommendations の実装」 に変更しました。
2019.07.01 19.1 自動レジスター複製：推定物理的近接性および自動レジスター複製: 階層的近接のトピックに重要なメモを追加しました。
2019.04.01 19.1
  • トピック「ファンアウト制御の複製ロジック」に、レジスター複製方法の詳細を追加しました。
  • 手動レジスター製に関連するコンテンツをトピック「ファンアウト制御のためのロジックの複製」から、新しく作成されたサブトピック「重複するレジスターを手動で追加する」に移動しました。
  • 自動レジスター複製プロセスを説明するファンアウト制御のためのロジックの複製の新しいサブトピックとして、「自動レジスター複製：推定される物理的近接性」および「自動レジスター複製: 階層的近接」を追加しました。
2018.11.12 18.1.0
  • 「配置エフォートの調整」のトピックの「Placement Effort Multiplier」の図とテキストの説明を更新しました。
  • 「フィッターエフォートの調整」のトピックの「フィッターエフォート」の図とテキストの説明を更新しました。
  • 「ホールドに向けて追加された配線」のトピックの「ホールド・タイミング最適化オプション」のスクリーンショットを更新しました。
2018.09.24 18.1.0
  • 重複していたトピック「リソース利用の最適化手法」を削除しました。このトピックは「エリア最適化」の章に移動しました。
  • トピック「タイミングロジックオプションの IOC レジスター配置の最適化」からサポートされていない CARRY および CASCADE バッファーへの参照を削除しました。
2017.11.06 17.1.0
  • Stratix® 10 Hyper-Retiming、Fast Forward コンパイル、Fast Forward Viewer のサポートを追加しました。
    • トピック: クリティカルチェーン、クリティカルチェーンの表示、インテル Stratix 10 タイミング・クロージャー推奨事項、リタイミング制限詳細レポート、リタイミング制限詳細レポートの使用、早送りタイミング・クロージャー推奨事項、早送りタイミング・クロージャー推奨事項の生成、早送り推奨事項の実装を追加しました。
  • パーティションを使用してタイミング・クロージャーを達成する方法に関するトピックを追加しました。
  • トピック「初期コンパイル後のタイミング・クロージャーのデザイン評価: オプションのフィッター設定」を移動しました。
  • デザインの一部に物理合成最適化を適用することに関する記述を削除しました。
  • 選択したパスのホールドタイミングを最適化するための参照を削除しました。
  • リソース使用率の最適化設定に関するロジックオプションを更新しました。
2017.05.08 17.0.0
  • トピック「クリティカルパス」を追加しました。
  • Register-to-Register Timing を更新し、Register-to-Register Timing Analysis に名前を変更しました。
  • トピックの表題を「Timing Analyzer によるタイミング解析」から「Timing Analyzer によるパスレポートの表示」に変更しました。
  • トピックのタイトルから (LUT ベースのデバイス) のコメントを削除しました。
  • トピックの表題を「Optimizing Timing (LUT-Based Devices)」から「タイミングの最適化」に変更しました。
  • トピックの表題を「Timing Analyzer によるタイミング・エラーのデバッグ」から「失敗したパスに向けたタイミング・クロージャー推奨事項の表示」に変更しました。
  • トピックの表題を「レジスター間のタイミング改善のまとめ」から「レジスター間のタイミング改善」に変更しました。
  • トピック「Chip Planner に複数のパスを配置する際のヒント」、「LogicLock の割り当て」、および「階層の割り当て」を削除しました。
  • 非推奨の Fitter Effort Logic オプションに関するリファレンスを削除しました。
  • Pin Advisor および Resource Optimization Advisor についての情報を削除しました。
  • クロック領域の図を削除しました。
2016.10.31 16.1.0
  • インテルにブランド名を変更しました。
2016.05.02 16.0.0
  • 非推奨の物理合成オプションに関する情報を削除しました。
  • クラスタリングの問題の監視に関する情報を追加しました。
2015.11.02 15.1.0
  • ペリフェラルからコアへのレジスターの配置と配線の最適化を追加しました。
  • Quartus II を Quartus Prime に変更しました。
2014.12.15 14.1.0
  • フィッターの設定、Analysis & Synthesisの設定、および物理合成最適化の位置をコンパイラーの設定に更新しました。
  • DSE II の内容を更新しました。
2014年6月 14.0.0
  • DITA 変換しました。
  • QII ソフトウェア v14.0 でサポートされていない、Arria GX、Arria II、Cyclone III、Stratix II、Stratix III などの古いデバイスについての内容を削除しました。
  • Megafunction と IP コアの内容を差し替えました。
2013年11月 13.1.0
  • タイミング・クロージャーのデザイン評価を追加しました。
  • タイミング最適化手法 (マクロセル・ベースの CPLD) セクションを削除しました。
  • マルチコーナー・タイミングの最適化およびフィッターの積極的なルーティングの最適化を更新しました。
  • Report All Summaries コマンドへのアクセス方法を解説するため TimeQuest タイミング・アナライザーを使用したタイミング解析を更新しました。
  • Ignored Assignment Report に関する情報が入手できる Fitter Summary Reports への Help リンクを含めるためタイミング制約の無視を更新しました。
2013年5月 13.0.0
  • 章のタイトルを面積＆タイミング収束と最適化に変更しました。
  • デザインとエリア/リソース最適化に関する情報を削除しました。
  • 次のセクションを追加しました。

    フィッターの積極的なルーティングの最適化

    クリティカル・パスのソースとデスティネーションからのパスおよびクリティカル・パスのソースとデスティネーションへのパスを解析する際のヒント

    Chip Planner に複数のパスを配置する際のヒント

    コンパイル間のクリティカル・パスをモニターする .tcl スクリプト作成のヒント
2012年11月 12.1.0
  • 「初期コンパイル：フィッターのオプション設定」、「I/O アサインメント」、「リソース使用率」、「配線」、「リソース使用率問題の解決」を更新しました。
2012年6月 12.0.0
  • 「マルチコーナー・タイミングの最適化」、「リソース使用率」、「リソースの最適化アドバイザーの使用」、「TimeQuest タイミング・アナライザーを使用したタイミング解析」、「Resource Optimization Advisor の使用」、「Placement Effort Multiplier の向上」、「Router Effort Multiplier の向上」、「TimingQuest Analyzer によるタイミング・エラーのデバッグ」を更新しました。
  • テキストの軽微な編集を行いました。
2011年11月 11.1.0
  • 「タイミング要件の設定」、「Standard Fit」、「Fast Fit」、「マルチコーナー・タイミングの最適化」、「TimeQuest タイミング・アナライザーによるタイミング解析」、「TimingQuest Analyzer によるタイミング・エラーのデバッグ」、「LogicLock アサインメント」、「クロックドメインを交差している問題のあるクロックパスを解析する際のヒント」、「合成中の階層のフラット化」、「Fast Input Register、Fast Output Register、および Output Enable Register」、「階層のアサインメント」を更新しました。
  • 表13-6を更新
  • スパインクロックの制限のセクションを追加しました。
  • ステート・マシン・エンコーディングの変更を削除しました。
  • 図13-5を削除しました。
  • テキストの軽微な編集を行いました。
2011年5月 11.0.0
  • セクション「初期コンパイル：フィッターオプションの設定」を再編成しました。
  • セクション「リソース使用率」に新しい情報を追加しました。
  • セクション「ファンアウトを制御するためのロジックの複製」に新しい情報を追加しました。
  • ヘルプへのリンクを追加しました。
  • 章全体を編集し更新しました。
2010年12月 10.1.0
  • ヘルプへのリンクを追加しました。
  • デバイスのサポートを更新しました。
  • セクション「TimeQuest アナライザーを使用したタイミングング・エラーのデバッグ」を追加しました。
  • Classic Timing Analyzer への参照を削除しました。
  • 章全体を通した他の更新
2010年8月 10.0.1 リンクを修正しました。
2010年7月 10.0.0
  • セクション「コンパイル時間の最適化手法」を新しい章「Reducing Compilation Time」に移動しました。
  • タイミング・クロージャー・フロアプランへの参照を削除しました。
  • セクション「Smart Compilation Setting と Early Timing Estimation」を新しい章「Reducing Compilation Time」に移動しました。
  • セクション「その他のリソース使用率最適化」を追加しました。
  • 古い情報を削除しました。
  • DSE の章への参照を Help リンクへ変更しました。
  • 適切な箇所にヘルプをリンクしました。
  • セクション「参考資料」を削除しました。
レベル 2 の表題