Agilex™ 7コンフィグレーション・ユーザーガイド

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ID 683673
日付 4/01/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex 7コンフィグレーション・ユーザーガイド 2. Agilex 7コンフィグレーションの詳細 3. Agilex 7コンフィグレーション・スキーム 4. デザインでのリセット・リリース・ Intel® FPGA IPの使用 5. リモート・システム・アップデート (RSU) 6. Agilex 7コンフィグレーション機能 7. Agilex 7デバッグガイド 8. Agilex 7 IPユーザーガイド・アーカイブ 9. Agilex 7コンフィグレーション・ユーザーガイドの改訂履歴
1. Agilex 7コンフィグレーション・ユーザーガイド x
1.1. Agilex 7コンフィグレーションの概要 1.2. Agilex 7のコンフィグレーション・アーキテクチャー
1.1. Agilex 7コンフィグレーションの概要 x
1.1.1. コンフィグレーションおよび関連する信号 1.1.2. Agilex 7デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. Agilex 7のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー (SDM)
1.2.1. セキュア・デバイス・マネージャー (SDM) x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. Agilex 7 SoCデバイスの起動順序の指定
2. Agilex 7コンフィグレーションの詳細 x
2.1. Agilex 7コンフィグレーションのタイミング図 2.2. コンフィグレーション・フロー図 2.3. コンフィグレーションおよびリセットイベントに対するデバイスの応答 2.4. HPSとトランシーバーの追加クロック要件 2.5. Agilex 7のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. Agilex™ 7コンフィグレーション時間の見積もり 2.8. 圧縮された .sof ファイルの生成
2.5. Agilex 7のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSELの設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンを指定する 2.5.3.2. 兼用ピンの有効化 2.5.3.3. コンフィグレーション・ピンのI/O規格と機能 2.5.3.4. 電源管理とSmartVID用のSDM I/Oピン 2.5.3.5. パーシャル・リコンフィグレーション (PR) 用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンを指定する x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONE および INIT_DONE 2.5.3.1.4. SDM_IOピン
2.5.3.3. コンフィグレーション・ピンのI/O規格と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. コンフィグレーション・クロック・ソースの設定 2.6.2. OSC_CLK_1のクロック入力
3. Agilex 7コンフィグレーション・スキーム x
3.1. Avalon-STコンフィグレーション 3.2. ASのコンフィグレーション 3.3. JTAGのコンフィグレーション
3.1. Avalon-STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイルのフォーマット 3.1.5. Avalon-STシングル・デバイス・コンフィグレーション 3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン 3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: Parallel Flash Loader II Intel® FPGA IP (PFL II)
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: Parallel Flash Loader II Intel® FPGA IP (PFL II) x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーションに向けたParallel Flash Loader II Intel® FPGA IPを使用したデザイン 3.1.7.3. Parallel Flash Loader II Intel® FPGA IPの生成 3.1.7.4. Parallel Flash Loader II Intel® FPGA IPの制約 3.1.7.5. Parallel Flash Loader II Intel® FPGA IPの使用 3.1.7.6. サポートされているフラッシュメモリー・デバイス
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ .pof への複数ページの実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFIフラッシュメモリー・デバイスでのページモードとオプションビットの実装
3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーションに向けたParallel Flash Loader II Intel® FPGA IPを使用したデザイン x
3.1.7.2.1. Parallel Flash Loader II Intel® FPGA IPパラメーター 3.1.7.2.2. Parallel Flash Loader II Intel® FPGA IP信号
3.1.7.3. Parallel Flash Loader II Intel® FPGA IPの生成 x
3.1.7.3.1. Parallel Flash Loader II Intel® FPGA IPを使用したAvalon-STの制御 3.1.7.3.2. Parallel Flash Loader II Intel® FPGA IPおよびフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングとコンフィグレーションに向けた単一のParallel Flash Loader II Intel® FPGA IPの作成 3.1.7.3.4. 個別のParallel Flash Loader II Intel® FPGA IP関数の作成
3.1.7.4. Parallel Flash Loader II Intel® FPGA IPの制約 x
3.1.7.4.1. FPGA Avalon-STピンに対するParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン上の制約 3.1.7.4.2. QSPIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約 3.1.7.4.3. CFIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約 3.1.7.4.4. 他の入力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約 3.1.7.4.5. 他の出力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約
3.1.7.5. Parallel Flash Loader II Intel® FPGA IPの使用 x
3.1.7.5.1. .sofファイルから .pofファイルへの変換 3.1.7.5.2. CPLDとフラッシュメモリー・デバイスのシーケンシャルなプログラミング 3.1.7.5.3. CPLDとフラッシュメモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュメモリー・デバイスの定義
3.2. ASのコンフィグレーション x
3.2.1. ASコンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュデバイスを使用するAS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. 許容スキューについてのガイドライン 3.2.6. シリアル・フラッシュデバイスのプログラミング 3.2.7. シリアル・フラッシュメモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. Quartus® Primeのプログラミング手順 3.2.11. ASコンフィグレーション・スキームのデバッグ・ガイドライン
3.2.5. 許容スキューについてのガイドライン x
3.2.5.1. 外部AS_DATAピンの最大許容スキュー遅延ガイドライン 3.2.5.2. nCSOピンの最大許容スキュー遅延ガイドライン
3.2.6. シリアル・フラッシュデバイスのプログラミング x
3.2.6.1. ASインターフェイスによるシリアル・フラッシュデバイスのプログラミング 3.2.6.2. JTAGインターフェイスを使用したシリアル・フラッシュデバイスのプログラミング
3.2.7. シリアル・フラッシュメモリーのレイアウト x
3.2.7.1. クアッドSPIフラッシュのバイトアドレス指定について
3.2.10. Quartus® Primeのプログラミング手順 x
3.2.10.1. Programming File Generatorを使用したプログラミング・ファイルの生成 3.2.10.2. シリアル・フラッシュデバイスへの .pof ファイルのプログラミング 3.2.10.3. シリアル・フラッシュデバイスへの .jic ファイルのプログラミング
3.3. JTAGのコンフィグレーション x
3.3.1. JTAG コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGデバイスのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAGコンフィグレーション・スキームのデバッグ・ガイドライン
3.3.2. JTAGデバイスのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブル接続を使用したJTAGシングル・デバイスのコンフィグレーション 3.3.2.2. マイクロプロセッサーを使用したJTAGシングル・デバイスのコンフィグレーション
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用したJTAGマルチデバイスのコンフィグレーション
4. デザインでのリセット・リリース・ Intel® FPGA IPの使用 x
4.1. Reset Release IP要件について 4.2. デザインでのReset Release IPのインスタンス化 4.3. PLLリセット信号のゲーティング 4.4. パーシャル・リコンフィグレーション (PR) を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. エンベデッド・メモリー・ブロックの初期条件 4.5.3. ステートマシン・ロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非HPSのリモート・システム・アップデート更新機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クアッドSPIフラッシュのレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート 5.7. RSUコンフィグレーションのデバッグ・ガイドライン
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. ASコンフィグレーションを使用したリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィグレーション・イメージ 5.1.4. リモート・システム・アップデートのコンフィグレーション手順 5.1.5. 破損したイメージからのRSUの回復 5.1.6. ファクトリー・アップデート・イメージによる更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クアッドSPIフラッシュのレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクアッドSPIフラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準 (非RSU) イメージレイアウト 5.4.1.2. フラッシュ内のRSUイメージレイアウト – SDMの観点 5.4.1.3. RSUイメージレイアウト
5.4.1.2. フラッシュ内のRSUイメージレイアウト – SDMの観点 x
5.4.1.2.1. ファームウェアのバージョン情報
5.4.2. 詳細なクアッドSPIフラッシュレイアウト x
5.4.2.1. RSUイメージのサブパーティションのレイアウト 5.4.2.2. サブパーティション・テーブルのレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期RSUイメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージの生成 5.5.4. クアッドSPIオペレーションを実行するためのコマンド・シーケンス
5.5.1. 初期RSUイメージの生成 x
5.5.1.1. SOFファイルを使用した初期RSUイメージの生成 5.5.1.2. RBFファイルを使用した初期RSUイメージの生成
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. Agilex 7コンフィグレーション機能 x
6.1. デバイス・セキュリティー 6.2. Configuration via Protocol 6.3. パーシャル・リコンフィグレーション
7. Agilex 7デバッグガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. Agilex 7コンフィグレーション・アーキテクチャーの概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル・フォーマットの違い 7.5. SEUについて 7.6. 一意の64ビットチップIDの読み取り 7.7. Eタイル・トランシーバーがコンフィグレーションに失敗する場合 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング 7.9. コンフィグレーション・デバッガーツール
1. Agilex 7コンフィグレーション・ユーザーガイド
2. Agilex 7コンフィグレーションの詳細
3. Agilex 7コンフィグレーション・スキーム
4. デザインでのリセット・リリース・ Intel® FPGA IPの使用
5. リモート・システム・アップデート (RSU)
6. Agilex 7コンフィグレーション機能
7. Agilex 7デバッグガイド
8. Agilex 7 IPユーザーガイド・アーカイブ
9. Agilex 7コンフィグレーション・ユーザーガイドの改訂履歴

2.1. Agilex 7コンフィグレーションのタイミング図

図 4. 電源投入、コンフィグレーション、およびリコンフィグレーションのタイミング図
注: CONF_DONE および INIT_DONE はデバイスのフル・リコンフィグレーションがトリガーされた後、デバイスクリーン状態中にディアサートされます。

SDMは、Agilex 7デバイス・コンフィグレーションを駆動します。

パワー・オン・ステータス

パワー・オン・リセット (POR) は、電力出力が推奨動作範囲内になるまで、Agilex 7デバイスをリセット状態で保持します。tRAMP は、最大電源ランプ時間を定義します。電源装置のランプ時間が定義されたtRAMP 時間に満たない場合、Agilex 7デバイスのI/Oピンの状態は不明となります。

PORの詳細については、 Agilex 7パワー・マネジメント・ユーザーガイドを参照してください。tRAMP の詳細については、 Agilex 7デバイス・データシートを参照してください。

コンフィグレーション初期のタイミング

図の最初のセクションは、通常のパワーオンリセット後の初期コンフィグレーションで予想されるタイミングを示しています。アプリケーション・ロジックは最初に、nCONFIG 信号をLow (POR) で駆動します。通常の状態では、nSTATUS は現在のコンフィグレーション状態を反映するため、nCONFIG の後に nSTATUS が続きます。nCONFIG は、nSTATUS と同じ値を持つ場合にのみ変更する必要があります。
注: デバイスから有効な nSTATUS 応答を受け取るには、ホストはデバイスの電源グループ3が推奨される動作条件まで電源が供給された後、そして最大POR遅延仕様が満たされた後にのみ、この信号を監視しなければなりません。詳細は、 Agilex 7デバイス・データシートのPOR遅延仕様
を参照してください。

エラーが発生した場合、デバイスがリコンフィグレーションを受け入れる準備ができると、nSTATUSパルスがLowになり、Highでアサートされます。

タイミング図の初期コンフィグレーションの箇所にある数字は、次のイベントを表しています。

  1. SDMが起動し、指定するコンフィグレーション・スキームを決定するために MSEL 信号をサンプリングします。SDMは、次の電源サイクルまで MSEL ピンを再度サンプリングすることはありません。
  2. nCONFIG 信号がLowの場合、SDMは起動後にアイドルモードに入ります。
    注: Avalon® -ST x16およびx32のコンフィグレーション・スキームでは、ホストは nSTATUS をLowでサンプリングするまで nCONFIG をLowで駆動する必要があります。ホストが nSTATUS をLowでサンプリングするまで nCONFIG をLowで駆動できない場合は、コンフィグレーションが成功しないことがあります。
  3. 外部ホストが nCONFIG 信号をHighで駆動すると、SDMはコンフィグレーションを開始します。SDMは nSTATUS 信号をHighで駆動し、FPGAコンフィグレーションが開始されます。SDMは、イベント 1で MSEL バスが指定したインターフェイスでコンフィグレーション・ビットストリームを受け取ります。コンフィグレーションの過程で AVST_READY がディアサートすることがあります。その場合は、AVST_VALID を6サイクル以内にディアサートする必要があります。
  4. SDMは CONF_DONE 信号をHighで駆動し、SDMがビットストリームを正常に受け取ったことを示します。
  5. Agilex 7デバイスが INIT_DONE をアサートすると、Agilex 7がユーザーモードになったことを示します。GPIOピンは高インピーダンス状態を抜けます。CONF_DONE と INIT_DONE のアサート間の時間は可変です。

    FPGAの初回コンフィグレーション時、FPGAファブリックの初期化後に INIT_DONE がアサートされます。これには、レジスターおよびステートマシンの初期化も含まれます。

    HPSの初回コンフィグレーション時、HPSアプリケーションは CONF_DONE と INIT_DONE 間の時間を制御します。U-Bootやオペレーティング・システム (OS) のようなHPS上で動作するソフトウェアがコンフィグレーションを開始し、FPGAがコンフィグレーションされユーザーモードに入るまで、INIT_DONE はアサートされません。

    デバイス全体が同時にユーザーモードに入るわけではありません。Intelでは、デザインでのリセット・リリース・ Intel FPGA IPの使用に記載されるReset Releaseを含めることを必須としています。Reset Release Intel® FPGA IPの nINIT_DONE 出力を使用して、FPGAファブリック全体がユーザーモードになるまでアプリケーション・ロジックをリセット状態に保持してください。このIPを設計に含めないと、アプリケーションロジックが断続的に失敗する可能性があります。

リコンフィグレーションのタイミング

タイミング図の2番目のイベントは、Agilex 7デバイスのリコンフィグレーションを示します。電源投入後に MSEL 設定を変更する場合、Agilex 7の電源を入れ直す必要があります。電源を入れ直すと、デバイスをリコンフィグレーションする前に、SDMが MSEL ピンをサンプリングするよう強制します。

タイミング図のリコンフィグレーションの箇所にある数字は、次のイベントを表しています。

  1. 外部ホストが nCONFIG 信号をLowで駆動します。 nCONFIG 信号は、デバイスが nSTATUS 信号をLowで駆動するまでLowで保持する必要があります。
  2. SDMがデバイス・クリーニングを開始します。
  3. SDMは、デバイス・クリーニングが完了すると nSTATUS 信号をLowに駆動します。
  4. 外部ホストが nCONFIG 信号をHighで駆動し、リコンフィグレーションを開始します。
  5. SDMは nSTATUS 信号をHighに駆動し、デバイスがリコンフィグレーションに向けて準備が整っていることを知らせ、リコンフィグレーションを開始します。
    注: nSTATUS 信号を監視せず、またデバイス・セキュリティー機能を使用している場合、nCONFIG 信号をLowで少なくとも1000ms パルスし、リコンフィグレーション・リクエストを開始します。

回復可能なコンフィグレーション・エラー

図 5. リコンフィグレーション時に回復可能なエラーのタイミング図

タイミング図のコンフィグレーション・エラーの箇所にある数字は、次のイベントを表しています。

  1. SDMがはAgilex 7デバイス・データシートで指定された一定時間、nSTATUS 信号をLowで駆動し、回復可能なコンフィグレーション・エラーあることを示します。場合によっては、Agilex 7デバイスは CONF_DONE をアサートしません。これはデバイスが完全なコンフィグレーション・ビットストリームを受け取らなかったことを示します。デバイスはINIT_DONE をアサートしません。これはコンフィグレーションが正常に完了しなかったことを示します。nCONFIG は、nSTATUS がHigh状態に戻った後までHighで駆動し続ける必要があります。

    JTAGコンフィグレーション時にエラーが発生する場合、SDMはnSTATUS 信号の状態を変更しません。エラーの報告については、 Quartus® Primeプロ・エディション Programmerが生成するエラーメッセージを監視します。

  2. SDMがエラー状態になります。
  3. SDMは nCONFIG 信号がLowで駆動されるとアイドル状態になります。デバイスは、nCONFIG でLowからHighへの遷移を駆動することでリコンフィグレーションの準備が整います。また、デバイスのパワーダウン・シーケンスに従い、デバイスの電源を入れ直すことも可能です。
    注: nCONFIG 信号は、nSTATUS と値が同じである場合にのみレベルの変更が可能です。これは、nSTATUS = 1の際、nCONFIG は1から0に遷移可能であり、nSTATUS = 0の際、nCONFIG は0から1に遷移可能であることを意味します。エラー報告を除き、nSTATUS はnCONFIGに従ってのみ変化します。

回復不可能なコンフィグレーション・エラー

図 6. リコンフィグレーション時に回復不可能なエラーのタイミング図

まれに、コンフィグレーション・エラーまたはセキュリティー・イベントが回復不能になることがあります。このような場合、SDMは nSTATUS をLowで駆動し、Lowの状態を保持します。リコンフィグレーション・プロセスを再開するには、電源を再投入する必要があります。あらゆるリコンフィグレーション環境でエラーから確実に回復するには、Intelでは継続的に nSTATUS を監視するようシステムをデザインし、必要に応じてデバイスの電源再投入を有効にすることをお勧めします。

SDM RAMでダブルビットECCエラーが発生した場合、nSTATUS もLowでアサートされ、Lowの状態が維持されることに注意してください。

BootromリカバリーはFPGAが回復不可能なエラー状態に入るという稀な場合に、FPGAの電源を再投入する必要がないようにするために導入された機能です。ただし、この機能はAGF006、AGF008、AGF012、AGF014、AGF022、AGF027、AGI022、およびAGI027では利用できません。デバイスの注文コードについては、Agilex 7 FPGA & SoCデバイスの概要を参照してください。

Avalon® ストリーミング・インターフェイスx16または Avalon® ストリーミング・インターフェイスx32コンフィグレーション・モードを使用している場合、Bootromリカバリーを実行するには、兼用ピンの有効化に記載された兼用ピンの使用制限に従う必要があります。

QSPIフラッシュを使用している場合、シリアルフラッシュまたはクアッドSPIフラッシュ・リセット・ピンを AS_nRST ピンに接続する必要があります。SDMは、QSPIリセットを完全に制御する必要があります。クアッドSPIリセットピンは、外部ホストに接続しないでください。

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レベル 2 の表題