Agilex™ 7コンフィグレーション・ユーザーガイド

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ID 683673
日付 4/01/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex 7コンフィグレーション・ユーザーガイド 2. Agilex 7コンフィグレーションの詳細 3. Agilex 7コンフィグレーション・スキーム 4. デザインでのリセット・リリース・ Intel® FPGA IPの使用 5. リモート・システム・アップデート (RSU) 6. Agilex 7コンフィグレーション機能 7. Agilex 7デバッグガイド 8. Agilex 7 IPユーザーガイド・アーカイブ 9. Agilex 7コンフィグレーション・ユーザーガイドの改訂履歴
1. Agilex 7コンフィグレーション・ユーザーガイド x
1.1. Agilex 7コンフィグレーションの概要 1.2. Agilex 7のコンフィグレーション・アーキテクチャー
1.1. Agilex 7コンフィグレーションの概要 x
1.1.1. コンフィグレーションおよび関連する信号 1.1.2. Agilex 7デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. Agilex 7のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー (SDM)
1.2.1. セキュア・デバイス・マネージャー (SDM) x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. Agilex 7 SoCデバイスの起動順序の指定
2. Agilex 7コンフィグレーションの詳細 x
2.1. Agilex 7コンフィグレーションのタイミング図 2.2. コンフィグレーション・フロー図 2.3. コンフィグレーションおよびリセットイベントに対するデバイスの応答 2.4. HPSとトランシーバーの追加クロック要件 2.5. Agilex 7のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. Agilex™ 7コンフィグレーション時間の見積もり 2.8. 圧縮された .sof ファイルの生成
2.5. Agilex 7のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSELの設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンを指定する 2.5.3.2. 兼用ピンの有効化 2.5.3.3. コンフィグレーション・ピンのI/O規格と機能 2.5.3.4. 電源管理とSmartVID用のSDM I/Oピン 2.5.3.5. パーシャル・リコンフィグレーション (PR) 用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンを指定する x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONE および INIT_DONE 2.5.3.1.4. SDM_IOピン
2.5.3.3. コンフィグレーション・ピンのI/O規格と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. コンフィグレーション・クロック・ソースの設定 2.6.2. OSC_CLK_1のクロック入力
3. Agilex 7コンフィグレーション・スキーム x
3.1. Avalon-STコンフィグレーション 3.2. ASのコンフィグレーション 3.3. JTAGのコンフィグレーション
3.1. Avalon-STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイルのフォーマット 3.1.5. Avalon-STシングル・デバイス・コンフィグレーション 3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン 3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: Parallel Flash Loader II Intel® FPGA IP (PFL II)
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: Parallel Flash Loader II Intel® FPGA IP (PFL II) x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーションに向けたParallel Flash Loader II Intel® FPGA IPを使用したデザイン 3.1.7.3. Parallel Flash Loader II Intel® FPGA IPの生成 3.1.7.4. Parallel Flash Loader II Intel® FPGA IPの制約 3.1.7.5. Parallel Flash Loader II Intel® FPGA IPの使用 3.1.7.6. サポートされているフラッシュメモリー・デバイス
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ .pof への複数ページの実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFIフラッシュメモリー・デバイスでのページモードとオプションビットの実装
3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーションに向けたParallel Flash Loader II Intel® FPGA IPを使用したデザイン x
3.1.7.2.1. Parallel Flash Loader II Intel® FPGA IPパラメーター 3.1.7.2.2. Parallel Flash Loader II Intel® FPGA IP信号
3.1.7.3. Parallel Flash Loader II Intel® FPGA IPの生成 x
3.1.7.3.1. Parallel Flash Loader II Intel® FPGA IPを使用したAvalon-STの制御 3.1.7.3.2. Parallel Flash Loader II Intel® FPGA IPおよびフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングとコンフィグレーションに向けた単一のParallel Flash Loader II Intel® FPGA IPの作成 3.1.7.3.4. 個別のParallel Flash Loader II Intel® FPGA IP関数の作成
3.1.7.4. Parallel Flash Loader II Intel® FPGA IPの制約 x
3.1.7.4.1. FPGA Avalon-STピンに対するParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン上の制約 3.1.7.4.2. QSPIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約 3.1.7.4.3. CFIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約 3.1.7.4.4. 他の入力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約 3.1.7.4.5. 他の出力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約
3.1.7.5. Parallel Flash Loader II Intel® FPGA IPの使用 x
3.1.7.5.1. .sofファイルから .pofファイルへの変換 3.1.7.5.2. CPLDとフラッシュメモリー・デバイスのシーケンシャルなプログラミング 3.1.7.5.3. CPLDとフラッシュメモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュメモリー・デバイスの定義
3.2. ASのコンフィグレーション x
3.2.1. ASコンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュデバイスを使用するAS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. 許容スキューについてのガイドライン 3.2.6. シリアル・フラッシュデバイスのプログラミング 3.2.7. シリアル・フラッシュメモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. Quartus® Primeのプログラミング手順 3.2.11. ASコンフィグレーション・スキームのデバッグ・ガイドライン
3.2.5. 許容スキューについてのガイドライン x
3.2.5.1. 外部AS_DATAピンの最大許容スキュー遅延ガイドライン 3.2.5.2. nCSOピンの最大許容スキュー遅延ガイドライン
3.2.6. シリアル・フラッシュデバイスのプログラミング x
3.2.6.1. ASインターフェイスによるシリアル・フラッシュデバイスのプログラミング 3.2.6.2. JTAGインターフェイスを使用したシリアル・フラッシュデバイスのプログラミング
3.2.7. シリアル・フラッシュメモリーのレイアウト x
3.2.7.1. クアッドSPIフラッシュのバイトアドレス指定について
3.2.10. Quartus® Primeのプログラミング手順 x
3.2.10.1. Programming File Generatorを使用したプログラミング・ファイルの生成 3.2.10.2. シリアル・フラッシュデバイスへの .pof ファイルのプログラミング 3.2.10.3. シリアル・フラッシュデバイスへの .jic ファイルのプログラミング
3.3. JTAGのコンフィグレーション x
3.3.1. JTAG コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGデバイスのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAGコンフィグレーション・スキームのデバッグ・ガイドライン
3.3.2. JTAGデバイスのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブル接続を使用したJTAGシングル・デバイスのコンフィグレーション 3.3.2.2. マイクロプロセッサーを使用したJTAGシングル・デバイスのコンフィグレーション
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用したJTAGマルチデバイスのコンフィグレーション
4. デザインでのリセット・リリース・ Intel® FPGA IPの使用 x
4.1. Reset Release IP要件について 4.2. デザインでのReset Release IPのインスタンス化 4.3. PLLリセット信号のゲーティング 4.4. パーシャル・リコンフィグレーション (PR) を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. エンベデッド・メモリー・ブロックの初期条件 4.5.3. ステートマシン・ロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非HPSのリモート・システム・アップデート更新機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クアッドSPIフラッシュのレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート 5.7. RSUコンフィグレーションのデバッグ・ガイドライン
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. ASコンフィグレーションを使用したリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィグレーション・イメージ 5.1.4. リモート・システム・アップデートのコンフィグレーション手順 5.1.5. 破損したイメージからのRSUの回復 5.1.6. ファクトリー・アップデート・イメージによる更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クアッドSPIフラッシュのレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクアッドSPIフラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準 (非RSU) イメージレイアウト 5.4.1.2. フラッシュ内のRSUイメージレイアウト – SDMの観点 5.4.1.3. RSUイメージレイアウト
5.4.1.2. フラッシュ内のRSUイメージレイアウト – SDMの観点 x
5.4.1.2.1. ファームウェアのバージョン情報
5.4.2. 詳細なクアッドSPIフラッシュレイアウト x
5.4.2.1. RSUイメージのサブパーティションのレイアウト 5.4.2.2. サブパーティション・テーブルのレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期RSUイメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージの生成 5.5.4. クアッドSPIオペレーションを実行するためのコマンド・シーケンス
5.5.1. 初期RSUイメージの生成 x
5.5.1.1. SOFファイルを使用した初期RSUイメージの生成 5.5.1.2. RBFファイルを使用した初期RSUイメージの生成
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. Agilex 7コンフィグレーション機能 x
6.1. デバイス・セキュリティー 6.2. Configuration via Protocol 6.3. パーシャル・リコンフィグレーション
7. Agilex 7デバッグガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. Agilex 7コンフィグレーション・アーキテクチャーの概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル・フォーマットの違い 7.5. SEUについて 7.6. 一意の64ビットチップIDの読み取り 7.7. Eタイル・トランシーバーがコンフィグレーションに失敗する場合 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング 7.9. コンフィグレーション・デバッガーツール
1. Agilex 7コンフィグレーション・ユーザーガイド
2. Agilex 7コンフィグレーションの詳細
3. Agilex 7コンフィグレーション・スキーム
4. デザインでのリセット・リリース・ Intel® FPGA IPの使用
5. リモート・システム・アップデート (RSU)
6. Agilex 7コンフィグレーション機能
7. Agilex 7デバッグガイド
8. Agilex 7 IPユーザーガイド・アーカイブ
9. Agilex 7コンフィグレーション・ユーザーガイドの改訂履歴

9. Agilex 7コンフィグレーション・ユーザーガイドの改訂履歴

ドキュメントのバージョン Quartus® Primeのバージョン 変更内容
2024.04.01 24.1
  • OSC_CLK_1 Clock InputセクションのEMIF、MIPI、およびPHY Liteインターフェイスの依存関係を明示。
  • JTAGインターフェイスを使用したシリアル・フラッシュデバイスのプログラミングセクションの最後のステップを更新。
  • PLLリセット信号のゲーティングセクションで、コンフィグレーション中の nINIT_DONE 信号の挙動に関する段落を追加。
2024.02.05 23.4
  • 電源投入、コンフィグレーション、およびリコンフィグレーションのタイミング図のAVST_READY信号を更新。
  • Agilex™ 7コンフィグレーションの概要セクションのAS高速モードからリンクアップ要件の値を削除し、コンフィグレーション前の遅延についての注を追記。
  • Agilex™ 7コンフィグレーションの見積もり時間のセクションからCvPペリフェラル・イメージのコンフィグレーションを削除。
  • ASコンフィグレーション・スキームのデバッグ・ガイドラインセクションからPCIe power-up-to-active timeの値を削除。
  • CONF_DONEおよびINIT_DONEセクションの注を更新
2023.12.04 23.4
  • Agilex™ 7 コンフィグレーション時間の見積もりセクションの異なるコンフィグレーション・モードでのコンフィグレーション時間の表に、AGF 006、AGF 008、AGI 035、AGI 040、およびAGI 041を追加。
2023.10.09 23.3
  • Agilex™ 7 コンフィグレーション時間の見積もりセクションの異なるコンフィグレーション・モードでのコンフィグレーション時間の表にAGM 032およびAGM 039を追加し、列の見出しのBitstreamをRBFと置換
  • CONF_DONEおよびINIT_DONEセクションにVIDデバイスに関する注を追加
  • 兼用ピンの有効化セクションのステップ4にHPSを使用するデザインに向けた依存関係を説明するための注を追加。
  • OSC_CLK_1 Clock InputセクションのEMIF、MIPI、およびPHY Liteインターフェイスの依存関係を明示。
  • AS_CLKセクションで133MHzを166MHzに置換。
  • 新しいセクション「コンフィグレーション・デバッガーツール」を追加。
2023.08.14 23.2
  • 操作コマンドセクションのコマンドのリストおよび説明の表に記載された QSPI_OPEN および QSPI_SET_CS コマンドの説明を更新。
  • エラーコードの回復セクションの既知のエラーコードにおけるエラーコード回復の表に記載された値Cのエラーコードの回復を更新。
  • 電源投入、コンフィグレーション、およびリコンフィグレーションのタイミング図、リコンフィグレーション時に回復可能なエラーのタイミング図、およびリコンフィグレーション時に回復不可能なエラーのタイミング図の CONF_DONE および INIT_DONE 信号を更新。
  • 電源投入、コンフィグレーション、およびリコンフィグレーションのタイミング図の CONF_DONE および INIT_DONE 信号へ注を追加。
2023.06.26 23.2
  • アプリケーション・イメージの追加セクションにコンフィグレーション・ファームウェア・ポインター・ブロックのコンテンツの図を追加。
  • アプリケーション・イメージの削除のセクションに、書き込みの確認の図を追加。
  • PFL IIインテルFPGA IPコアでサポートされているクアッドSPIフラッシュメモリー・デバイスの表から脚注およびMX66U2G45G54を削除。
  • アプリケーション・イメージの追加およびアプリケーション・イメージの削除セクションに新しいイメージ・ポインター・エントリーとして0x02000000を0x03FF0000と置換。
2023.04.28 23.1
  • アプリケーション・イメージの削除の図を更新。
2023.04.10 23.1
  • 最新のサポートされているメモリーを反映するために次のセクションを更新。
    • PFL II パラメーター
    • PFL II IPコアとフラッシュ アドレスのマッピング
    • サポートされているフラッシュ・メモリー・デバイス
  • ファクトリー・イメージのの直接フォールバックの有効化に関する情報を追加し、以下のセクションを更新。
    • RBFファイルを使用した初期RSUイメージの生成
    • ファクトリー・アップデート・イメージの生成
  • 初期RSUイメージを生成するためのファクトリー・イメージ入力ファイルの選択の重要性について、以下のセクションを更新。
    • SOFファイルを使用した初期RSUイメージの生成
    • RBFファイルを使用した初期RSUイメージの生成
  • 新しいセクション「RSUコンフィグレーションのデバッグ・ガイドライン」を追加。
  • 製品ファミリー名を「 Intel Agilex® 7」に更新。
  • ドキュメントのタイトルを インテル® Agilex™ コンフィグレーション・ユーザーガイドから インテルAgilex® 7コンフィグレーション・ユーザーガイドに変更。
2022.12.05 22.3 異なるベンダーの複数の異なるシリアルNORフラッシュデバイスについて情報を追加し、Programming File Generatorを使用したプログラミング・ファイルの生成セクションを更新。
2022.10.26 22.3
  • 電源管理とSmartVID用のSDM I/Oピンセクションに新しい図「PMBusモードピンの指定」およびVIDレギュレーターの制御に関する情報を追加・更新。
  • 異なるコンフィグレーション・モードでのコンフィグレーション時間の表を更新。
  • HPSをサポートするAgilex SXおよびAgilexデバイスへの注を更新。
  • 複数のシリアル・フラッシュ・デバイスを使用、クアッドSPIオペレーションを実行するためのコマンド・シーケンス、および操作コマンドを更新し、ASモードでMailbox Client IPくぉ使用した複数のフラッシュデバイスへの接続に関する情報を追加。
  • SDM I/Oピンを使用しないコンフィグレーション信号に向けて使用可能なSDM I/Oピンの割り当ての表を Quartus® Primeと一致するよう更新。
  • アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーションセクションのファクトリー・イメージとアプリケーション・イメージのアドレスを訂正。
  • 外部nCSOピンの最大許容スキュー遅延ガイドラインのセクションを追加。
2022.07.05 22.2
  • インテル® Agilex™ コンフィグレーションのタイミング図のセクションにBootromリカバリー機能についての情報を追加
  • 兼用ピンの有効化のセクションに兼用ピンの使用制限を追加。
  • 異なるコンフィグレーション・モードでのコンフィグレーション時間の表を更新。
2022.05.30 22.1 リモート・システム・アップデートのコンフィグレーションシーケンスセクションの図を更新。
2022.04.11 22.1
  • 電源管理とSmartVID用のSDM I/OピンのセクションでPageコマンド設定の指定の図を更新し、Power Management and VIDの実装ガイドへの参照を追加。
  • Avalon® -STコンフィグレーション・スキームで使用するIP: Intel FPGAパラレル・フラッシュ・ローダーII IPコア - 機能の説明セクションから、 Intel® Agilex™ デバイス・コンフィグレーションで利用できないという注を削除。
  • 外部AS_DATAピンの最大許容スキュー遅延ガイドラインセクションを更新。
  • デバイスの初期化セクションから Hyperflex® レジスター初期化ステップを削除。
  • 電源投入時のレジスター初期化の防止セクションを削除。
  • サブパーティーション・テーブルのレイアウトセクションに読み出し専用フラグに関する注記を追加。
  • コマンドのリストおよび説明表にあるCONFIG_STATUS コマンドのピンの状態についての説明を更新。
  • トピック: アプリケーション・イメージのレイアウトを削除。
  • 以下のセクションからアプリケーション・イメージレイアウトへの参照を削除。
    • フラッシュ内のRSUイメージレイアウト – SDMの観点
    • サブパーティション・テーブルのレイアウト
    • アプリケーション・イメージのリストの変更
  • Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成セクションの絶対アドレスオプションの削除に注を追加。
  • 以下のセクションから絶対アドレスオプションに関する内容を削除。
    • アプリケーション・イメージの生成
    • ファクトリー・アップデート・イメージの生成
  • デバイス・セキュリティーセクションから Intel® Agilex™ 量産デバイスのデバイス・セキュリティー・サポートについての詳細は販売代理店にお問い合わせくださいという注を削除。
2022.01.14 21.4 次の変更を行いました。
  • Intel® Agilex™ コンフィグレーション・スキーム、データ幅、およびMSEL表の脚注を更新。
  • HPSとトランシーバーの追加クロック要件のREFCLK_GXRクロック・ガイドラインを更新。
  • オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピンのピン接続ガイドラインへのリンクを追加。
  • 電源管理とSmartVID用のSDM I/Oピンの推奨される電圧レギュレーターのリストを更新。
  • シリアル・フラッシュメモリーのレイアウトにHPSベースのシリアル・フラッシュメモリーのレイアウト図を追加。
  • クアッドSPIフラッシュのバイトアドレス指定についてのサポートされているサードパーティー・フラッシュデバイスのリストを改訂
  • 第5章: リモート・システム・アップデート (RSU) の軽微な編集・更新。
    • RSU用語集表のコンフィグレーション・ポインター・ブロック、初期RSUイメージ、およびファクトリー・アップデート・イメージの説明を改訂。
    • リモート・システム・アップデートのコンフィグレーションシーケンスに注を追加。
    • 破損したイメージからのRSUの回復のRSU_STATUS情報を改訂。
    • ファクトリー・アップデート・イメージの更新および非HPSのリモート・システム・アップデート更新機能を実行するためのガイドラインの手順を改訂。
    • フラッシュ内のRSUイメージレイアウト – SDMの観点のポインターブロックの説明を改訂。
    • RSUイメージレイアウト – ユーザーの観点の信頼性の高い動作を改訂。
    • RSUイメージのサブパーティションのレイアウトに注を追加。
    • コンフィグレーション・ポインター・ブロックのレイアウトの0x14オフセットの説明を改訂。
    • 初期RSUイメージの生成サブセクション全体で手順を整列。
    • アプリケーション・イメージの生成サブセクション全体で手順を整列。
2021.10.29 21.3 次の変更を行いました。
  • コンフィギュレーション・ピンのI/O規格、ドライブ強度、およびIBISモデルセクションを削除。
    • さまざまなコンフィグレーション・スキームのコンフィグレーション・ピンのI/O規格と機能を一覧表示するセクションのコンテンツを置換。
    • IBISモデルを追加。
  • 電源投入、コンフィグレーション、およびリコンフィグレーションのタイミング図を改訂。
  • コンフィグレーション・フロー図のSDMおよびHPSバンクのI/Oピンにテキストを追加。
  • Intel® Agilex™ コンフィグレーションのタイミング図およびAVST_READY信号セクションの有効なnSTATUS応答について注を追加。
2021.10.04 21.3 次の変更を行いました。
  • HPSとトランシーバーの追加クロック要件にRタイルのトランシーバー・クロック要件を追加。
  • MSELプルダウンおよびプルダウン回路図のMSELを更新。
  • 電源管理とSmartVID用のSDM I/Oピンを更新。
    • ISL82XXをLTC3888デバイスに置換。
    • PAGEコマンド設定の説明を追加。
  • OSC_CLK_1要件の最初のビットストリーム・セクション値の最大サイズを修正。最大サイズは512KB です。
  • 新しいトピック: 圧縮されたSOFファイルの生成を追加。
  • 次の図で、コンパクト・フラッシュ・メモリーの名前を外部不揮発性フラッシュ メモリーに変更。
    • Avalon® -ST x8シングル・デバイス・コンフィグレーションの接続
    • Avalon® -ST x16シングル・デバイス・コンフィグレーションの接続
    • Avalon® -ST x32シングル・デバイス・コンフィグレーションの接続
  • AS および JTAG 関連の図にRUPレジスターの説明をグローバルに追加。
  • Avalon-STコンフィグレーション・スキームで使用するIP: Intel FPGAパラレル・フラッシュ・ローダーII IPコアを更新。PFL II IP最大スループットに注を追加。
  • JTAGコンフィグレーション・スキームのデバッグ・ガイドラインにJTAGコンフィグレーションの失敗に関するガイダンスを追加。
  • ASコンフィグレーション・スキームに必須のコンフィグレーション信号の表からCONF_DONEコンフィグレーション機能を削除。
  • ASコンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプの出力ファイルの種類表に.rpdプログラミング・ファイルを追加。
  • JTAGコンフィグレーションを改訂。
  • トピックASのQSFアサインメントを削除。
  • デザインでのリセット・リリース Intel® FPGA IPの使用にリセットの重要性を説明する動画を追加。
  • リセットリリースIP要件についての注を改訂。
  • 操作コマンドのRSU SDMコマンドの使用例についての注を追加。
  • コマンドのリストおよび説明の表を改訂。次の説明を更新。
    • CONFIG_STATUS
    • RSU_STATUS
  • 新しいトピックを追加。 .rbfファイルを使用した初期RSUイメージの生成
  • 軽微な誤りとスペルミスを修正しました
2021.06.21 21.2 次の変更を行いました。
  • Intel® Agilex™ コンフィグレーションの概要にCvP関連の注記を追加。
  • Intel® Agilex™ コンフィグレーション・アーキテクチャーにブロック図の説明を改訂。
  • Intel® Agilex™ コンフィグレーションのタイミング図を改訂。
    • コンフィグレーションのタイミングのセクションに注を追加。
    • わかりやすくするためにセクションを並べ替え。
  • Intel® Agilex™ コンフィグレーション・フロー図のセクションを改訂。
    • 図の説明と一致するようパワーアップセクションを電源投入に表題を変更。
    • コンフィグレーション開始とコンフィグレーション・パスセクションをFPGAコンフィグレーションセクションに統合。
    • コンフィグレーション・エラーセクションをFPGAコンフィグレーションが失敗している場合に表題を変更。
    • わかりやすくするために、セクションを並べ替え。
    • JTAGコンフィグレーションのセクションを削除。既存のJTAGコンフィグレーションのメモの位置を変更。
    • デバイス応答の内容を新しいセクションに移動: コンフィグレーションおよびリセットイベントに対するデバイス応答。
  • 専用のSDM I/Oピンを使用しないコンフィグレーション信号に向けて使用可能なSDM I/Oピンの割り当てからDATA UNLOCK信号を削除。 Intel® Agilex™ デバイスではDATA UNLOCKを使用できません。
  • 電源管理とSmartVID用のSDM I/Oピンのテキストと図を改訂。
  • OSC_CLK_1クロック入力のOSC_CLK_1要件を改訂。
  • 新しいトピックを追加: Intel® Agilex™ コンフィグレーション時間の見積もり
  • 新しいPFL II IP関連トピックを追加:
    • 他の入力ピンに向けたPFL II IPで推奨される制約
    • 他の出力ピンに向けたPFL II IPで推奨される制約
  • AS_CLK周波数の関数としての text_delay のOSC_CLK_1コンフィグレーション・クロック・ソースの Text_delay最大値を166MHz から15ns～13.5nsに訂正。
  • AS_CLKトピックを改訂。
    • Intel® Agilex™ デバイス表のサポートされるコンフィグレーション・クロック・ソースおよびAS_CLK周波数のOS_CLK_1についての説明を更新。
    • 無効なAS_CLK設定についてコンフィグレーション動作を説明する注を追加。
  • ASコンフィグレーション・スキームのデバッグ・ガイドラインのアドレスを訂正。ファームウェアのローディングは、アドレス0、512k、1024k、および1536k から開始する必要があります。
  • ファクトリー・アップデート・イメージによる更新セクションのイメージ更新の手順を改訂。
  • コマンドのリストおよび説明の表を改訂。以下の説明を更新。
    • RSU_STATUS
    • QSPI_OPEN
    • QSPI_SET_CS
    • QSPI_ERASE
  • フラッシュ内のRSUイメージレイアウト – SDMの観点を改訂。max_retryパラメーター値の説明を更新。
  • クアッドSPIオペレーションを実行するためのコマンド・シーケンスの手順2を改訂。QSPI_SET_CS*コマンドは、AS x4コンフィグレーションではオプションであり、JTAGコンフィグレーション方式では必須です。
  • 新しいトピック: ファームウェアのバージョン情報を追加。
  • アプリケーション・イメージレイアウトとアプリケーション・イメージの生成セクションのUse relative addressオプションを明確化。
  • Intel® Agilex™ デバッグガイドのSDM関連のコンフィグレーション問題のデバッグについて新しい動画を追加。
  • 次の図を更新。
    • Intel® Agilex™ コンフィグレーション・インターフェイス
    • 電源投入、コンフィグレーション、およびリコンフィグレーションのタイミング図
    • リコンフィグレーション時の回復可能なエラーのタイミング図
    • Intel® Agilex™ FPGAコンフィグレーション・フロー
    • オプションのコンフィグレーション・ピンを指定するセクションのSDM I/Oピン選択
    • Quartus® Primeプロ・エディション開発ソフトウェアのコンフィグレーション・ピンの選択
    • 兼用ピンのイネーブルセクションの兼用ピンの選択
    • 電源管理とVIDに向けたスレーブ・デバイス・タイプの指定
    • Pageコマンド設定の指定
    • コンフィグレーション・クロック・ソースの設定セクションのコンフィグレーション・クロック・ソースの選択
    • アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定設定のASコンフィグレーション・スキーム設定
  • 軽微な誤植の訂正。
2021.03.29 21.1 次の変更を行いました。
  • Intel® Agilex™ コンフィグレーション・スキーム、データ幅、および MSELの表の脚注を改訂。CvPプロトコルは、Pタイルデバイスの PCIe* Gen3xおよびでは使用できません。
  • HPSとトランシーバーの追加クロック要件を改訂。PCIeおよびHBM2 IPの言及を削除。
  • MSEL設定のトピックを更新。
    • AS高速モードの脚注を更新。このモードをサポートするには、すべての電源が10 ミリ秒以内に推奨される動作条件にランプアップする必要があります。
    • 通常モードの脚注を追加。このモードをサポートするには、VCCIO_SDM 電源が10ミリ秒以内に推奨動作条件まで上昇する必要があります。
    • 決定ファームウェアの更新を改訂。結合されたアプリケーション イメージを使用して決定ファームウェアを更新することに関する記述を追加。
  • Avalon® -STコンフィグレーションの章のPFL II IPコンテンツを再構築。
  • AVST_READY信号のステートメントを追加。PFL II IPコアをコンフィグレーション・ホストとして使用する場合、PFL II IPコアにAVST_READYシンクロナイザー・ロジックが含まれます。
  • PFL II IP 機能の説明に注記を追加。PFL II IPは、HPSコールドリセットをサポートしていません。
  • 新しいトピックを追加。
    • Avalon-STシングル・デバイス・コンフィグレーションに向けたPFL II IPコアを使用したデザイン
    • PFL II IPコアの制約
    • FPGA Avalon-STピンに対するPFL II IPで推奨されるデザイン上の制約
    • QSPIフラッシュ使用時にPFL II IPで推奨されるデザイン上の制約
    • CFIフラッシュ使用時にPFL II IPで推奨されるデザイン上の制約
  • ASコンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプセクションのPCIeデザインに新しいQSPIフラッシュの推奨事項を追加。
  • AS高速モードのランプアップ電源要件である10ミリ秒を明確にするよう、ASコンフィグレーション・スキームのデバッグ・ガイドラインを改訂。
  • コンフィグレーションが完了した後、Reset Release Intel FPGA IPをリセット状態に保持することに関する「デザインにReset Release Intel FPGA IPを含める」の章の記述を改訂。INIT_DONE信号の依存関係を削除。
    • SDM_IOピンへのINIT_DONEの割り当てを削除。
  • コマンドのリストおよび説明の表に記載されたRSU_IMAGE_UPDATEの説明を改訂。
  • 操作コマンドを再構築。CONFIG_STATUSとRSU_STATUSコマンドの主要なエラーコードおよび軽微なエラーコードの説明を削除。主要なエラーコードおよび軽微なエラーコードは、Mailbox Client Intel® FPGA IPユーザーガイドの付録として記載されています。
  • アプリケーション・イメージの生成セクションの新しいUse relative addressパラメーターについての説明を追加。
    • 新しいパラメーターを含めるようフラッシュメモリーに格納されたApplication .rpdパラメーターの指定の図を更新。
  • 一般的なコンフィグレーションのデバッグチェックリストの表を改訂。SDMデバッグ・ツールキットは、 Intel® Agilex™ デバイスでは使用できません。
  • quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解を改訂。より明確となるよう、quartus_pgmコマンドを追加。
2020.12.14 20.4 次の変更を行いました。
  • Intel® Agilex™ コンフィグレーションの概要のCvPの説明を改訂。
  • Intel® Agilex™ SoCデバイスの起動順序の指定のトピックを改訂。FPGAコンフィグレーション・モードではFPGAリコンフィグレーションが許可されないことを示すテキストを追加。
  • Intel® Agilex™ コンフィグレーション・アーキテクチャーのトピックを改訂。 Intel® Agilex™ バリアントの特定のブロックの説明を削除。最新情報については、デバイスの概要を参照するようユーザーに案内。
  • HPS、 PCIe* 、およびHBM2の追加クロック要件のトピックを改訂。
    • FPGAコンフィグレーション・セクションからPタイルに固有のREFCLK_GXPクロックを削除。
    • クロック周波数は、 Quartus® Prime開発ソフトウェアで指定した周波数と一致する必要があります、という文言を追加。
  • SDMピン・マッピングを改訂。すべてのSDM入力信号にはシュミット・トリガーが含まれ、すべてのSDM出力はオープンコレクターであるという記述を削除。
  • 兼用ピンのイネーブルを改訂。AVST_READYは兼用ピンではありません。
  • オプションのコンフィグレーションピンの指定セクションのコンフィグレーションピンのスクリーンショットを更新。
  • 電源管理とSmartVID用のSDM I/Oピントピックを改訂。
  • Added clarifying text in the OSC_CLK_1 Clock Inputトピックに明確な文言を追加。トランシーバーを使用する場合、OSC_CLK_1クロック入力に外部クロックを提供する必要があります。
  • AS_nRSTコンフィグレーション・ピンをグローバルに追加。
  • ASコンフィグレーションを更新。
    • QSPIフラッシュリセットを説明する文言を追加。
    • Intel® Agilex™ デバイス表のサポートされるコンフィグレーション・クロック・ソースおよびAS_CLK周波数から108MHz を削除。
    • AS_CLKでサポートされる周波数を133MHz から166MHzに更新。
    • ASモードの最大データレートを532MHz から664MHz に更新。
  • 新しいAS_CLK周波数へのサポートをグローバルに追加。周波数の値は166MHz です。ASコンフィグレーション・クロック・ソースを指定する表をグローバルに更新。
  • ASインターフェイスによるシリアル・フラッシュデバイスのプログラミングおよびASコンフィグレーション・スキームのデバッグ・ガイドラインを次の文言で更新: 空のシリアル・フラッシュデバイスで Intel® Agilex™ の電源を入れ、ASインターフェイスを使用して .rpdファイルをこのシリアル・フラッシュデバイスにプログラミングする際、フラッシュからデバイスを正常にコンフィグレーショするには、 Intel® Agilex™ デバイスの電源を入れ直す必要があります。
  • 次のトピックに新しいデバッグのヒントを追加:
    • Avalon® -STコンフィグレーション・スキームのデバッグ・ガイドライン
    • ASコンフィグレーション・スキームのデバッグ・ガイドライン
    • JTAGコンフィグレーション・スキームのデバッグ・ガイドライン
  • JTAGコンフィグレーション・スキームのデバッグ・ガイドラインに、電源投入時に外部コンポーネントがnSTATUS信号をLowで駆動するべきではありません、という新しいデバッグのヒントを追加。
  • pofの生成とCFIフラッシュへのプログラミングのCFIフラッシュ・メモリー・デバイス番号を訂正。
  • nCONFIG、nSTATUS、CONF_DONE and INIT_DONE、およびSDM_IOのピンセクションを接続ピンの挙動の理解とトラブルシューティングからオプションのコンフィグレーション・ピンの指定に移動。
    • デバッグのヒントのセクションを削除。
    • SDM_IOピンセクションのレジスターの値を25 kΩから20kΩに訂正。
  • VCCIO_SDMランプアップ中のnSTATUSを明確にするよう、 nSTATUS トピックを更新。
  • コマンドのリストおよび説明の表を更新:
    • QSPI_OPEN、QSPI_CLOSE、およびQSPI_SET_CSコマンドへの応答長を1から0に訂正。
    • 外部ホストとFPGA間の挙動とQSPIのリセットについての情報を含めるよう、RSU_IMAGE_UPDATEコマンドの説明を改訂。
    • QSPIのリセットについての情報を含めるよう、QSPI_OPEN、QSPI_WRITE、QSPI_READ_DEVICE_REG、およびQSPI_WRITE_DEVICE_REGコマンドの説明を改訂。
  • 新しいトピック: エラーコード回復を追加。
  • Added note in the サブパーティション・テーブルのレイアウト (SPTレイアウト) に、ファームウェアは非HPS RSU操作に向けたSPTは読み出しません、という注を追加。
  • クアッドSPIオペレーションを実行するためのコマンド・シーケンスの手順2を改訂。コンフィグレーション・スキームに関わらずQSPI_SET_CS*コマンドを発行する必要があります。
  • CONF_DONEおよびINIT_DONEのトピックを改訂。
  • 軽微な誤植を訂正。
2020.10.27 20.3 次の変更を行いました。
  • コマンドリストと説明の表のQSPI_WRITEとQSPI_READの説明を更新。このテキストは、最大転送サイズが4キロバイトまたは1024ワードであることを指定しています。
  • アプリケーション・イメージの追加の注を更新。注には次のように記載されています。HPSを使用してRSUを管理する場合、コンフィグレーション・ポインターブロック (CBP0およびCBP1) とサブパーティション ・テーブル (SPT) の両方のコピーを更新する必要があります。非HPSの場合、ポインターブロックの更新は必須ですが、サブパーティション・テーブルの更新は必要ありません。
2020.10.05 20.3 次の変更を行いました。
  • HPS、 PCIe、 eSRAM、および HBM2に向けた追加クロック要件セクションを更新。
    • FPGAコンフィグレーションのトピックにHPS_OSC_CLKクロックを追加。
    • 新しいトピック: HPS Firstコンフィグレーションを追加。
  • AS_nCSOピン名をグローバルに修正。
  • MSELピンの説明から兼用テキストをグローバルに削除。パワーオンリセット後、MSELピンは、チップセレクト・ピンとして再利用できます。ただし、MSELピンを他の目的に再利用することはできません。


  •                Avalon®
                    -STコンフィグレーション・スキームで使用するIP: Intel FPGAパラレル・フラッシュ・ローダーII IPコア - 機能の説明    のセクションで、複数のQSPIフラッシュデバイスをプログラミングするために、パラレル・フラッシュ・ローダーの使用に注を追加。

  • Avalon® -STコンフィグレーション・スキームのデバッグ・ガイドラインセクションのI/O電圧規格を訂正。I/Oバンク3Aは、1.8V ではなく1.2V です。
  • Avalon® -STシングル・デバイス・コンフィグレーションのセクションからMSELピンに固有の古い注を削除。
  • JTAGコンフィグレーション・スキームのデバッグ・ガイドラインのセクションにJTAGコンフィグレーション後のRSU_STATUSコマンドのクリアに関する新しい推奨事項を追加。
  • エラーコードの表を更新。新しいエラーコード応答を追加。
    • HW_ERROR
    • COMMAND_SPECIFIC_ERROR
  • Reset Release IP要件についてのセクションから古いテキストを削除。テキストには、 Quartus® Primeプロ・エディションの適用性チェックにより、Reset Release Intel FPGA IPの複数のインスタンスをインスタンス化できないことが記載されています。
  • デバイス・セキュリティーのセクションのエラー検出と訂正に関するテキストを削除。改ざん防止は、 Quartus® Primeプロ・エディション開発ソフトウェア・バージョン20.3では使用できません。
  • SEUについてのセクションのエラー検出と訂正に関するテキストを改訂。テキストには、LSMファームウェアがSEUシングルビット・エラーおよびダブル隣接ビットエラーの検出と訂正を提供すると記載されています。マルチビットエラーと隣接しないビットエラーは検出されますが、訂正できません。
2020.06.30 20.2 次の変更を行いました。
  • Intel® Agilex™ コンフィグレーションの概要を更新。
    • Intel® Agilex™ コンフィグレーション・データ幅、クロックレートおよびデータレートの表題を Intel® Agilex™ コンフィグレーション・スキーム、データ幅、およびMSELに変更。
    • CvPセクションを改訂。
    • AS高速モードのセクションで、AS通常モードとAS高速モードの違いを明確化。
  • セキュア・デバイス・マネージャーのセクションでコンフィグレーション・ビットストリーム認証ステートメントを改訂。コンフィグレーションStart状態で、SDMはIntelが生成したコンフィグレーション・ファームウェアとコンフィグレーション・ビットストリームを認証し、コンフィグレーション・ビットストリームが信頼できるソースから発信されることを保証します。
  • SDMファームウェアの更新のセクションにProgrammerのリンクを追加。
  • Intel® Agilex™ コンフィグレーションのタイミング図のセクションを更新。
    • Intel® Agilex™ コンフィグレーションのタイミング図を更新。
      • 図名を コンフィグレーション、リコンフィグレーション、およびエラータイミング図から電源投入、コンフィグレーション、およびリコンフィグレーションのタイミング図に変更。
      • 図に示されたパワーオンリセットをパワーオン・コンフィグレーション状態に一致させました。
      • nSTATUS、MSEL[2:0]、および AVST_READY 信号を電源投入とSDM Startコンフィグレーション状態間の遷移に一致させました。
      • 非常に短い期間であることを強調するために、nCONFIG 立ち上がりエッジと nSTATUS 立ち上がりエッジ間の差を縮小。
      • リコンフィグレーション段階の GPIO Status 信号を更新。
      • タイミング図のコンフィグレーション・エラー部分を削除。コンフィグレーション・エラーのセクションで回復可能および回復不可能なコンフィグレーション・エラーに向けて個別のタイミング図を追加。
    • コンフィグレーション・エラーのセクション名を回復不可能なコンフィグレーション・エラーに変更。タイミング図を追加。nCONFIG の内容を改訂。
    • 新しいセクションの回復不可能なコンフィグレーション・エラーを追加。リコンフィグレーション中の回復不可能なエラーに向けてタイミング図を追加。
    • 電源状態のセクションでPOR状態のI/Oピンへのステートメントを改訂。I/Oピンおよびプログラミング・レジスターは、PORが特定の時間を満たさない場合、「Don’t care」のままとなります。
  • Intel® Agilex™ コンフィグレーション・フロー図を更新。
    • Intel® Agilex™ FPGA コンフィグレーション・フロー図を改訂。
    • 電源投入セクションを改訂。
    • コンフィグレーション中はパワー・マネジメント・アクティビティが継続中であることを説明するコンフィグレーションの開始セクションにテキストを追加。
    • JTAGコンフィグレーションのセクションに次のテキストを追加。 JTAGコンフィグレーション中にエラーが発生する場合、SDMは nSTATUS 信号をアサートしません。 Quartus® Primeプロ・エディション Programmerはエラーレポートに向けて生成するメッセージを監視することができます。
    • 新しいセクションであるコンフィグレーションおよびリセットイベントに対するデバイスの応答を追加。
  • HPS、 PCIe* 、eSRAM、およびHBM2の追加クロック要件セクションにEタイル・バリアントについての説明を追加。Eタイル・バリアントをEタイル・トランシーバー・リファレンス・クロックに置換。
  • オプションのコンフィグレーション・ピンの指定のセクションの図を更新。
  • OSC_CLK_1 Clock Inputを更新。
    • 次のテキストを追加。コンフィグレーションに向けて OSC_CLK_1を指定する場合、OSC_CLK_1 クロックは安定したフリーランニングのクロックでなければなりません。
    • OSC_CLK1 Input セクションの OSC_CLK_1周波数範囲を訂正。周波数の範囲は160-230MHz です。
    • .qsfファイル例を削除。周波数の指定には、 Quartus® Primeプロ・エディション GUIを使用します。
    • 追加の使用要件を含めるようトピックを改訂。
  • Avalon® -STコンフィグレーション・スキームから次のセクションを削除。
    • Avalon® -ST x8のQSFアサインメント
    • Avalon® -ST x16のQSFアサインメント
    • Avalon® -ST x32のQSFアサインメント
  • Avalon® STコンフィグレーションのセクションに次の制約を追加。 AVSTx16またはx32コンフィグレーション・スキームでは、バンク3Aに位置するピンインデックス[91...95]のI/Oピンへのアクセスは許可されていません。これらのピンは接続しないでおく必要があります。詳細については、デバイスのピンマッピングファイルを参照して、正確なピンの位置を特定してください。
  • ASコンフィグレーションのセクションを更新。
    • ASコンフィグレーション・スキームに必要なコンフィグレーション信号の表を改訂。古くなった表の説明を削除。
    • AS x4コンフィグレーション・スキームのMSELピン機能セクションの AS_nCSO ステートメントを改訂。
    • ボード容量負荷とクロックソースに応じた最大AS_CLK周波数および Intel® Agilex™ デバイスでサポートされるコンフィグレーション・クロック・ソースとAS_CLK 周波数の表に記載された OSC_CLK_1 の周波数を80MHz から71.5MHz に訂正。
    • 新しい表、ASコンフィグレーション・タイミング・パラメーターセクションのAS_CLK 周波数の関数としてText_delayを追加。
    • Intel® Agilex™ デバイスのサポートされるコンフィグレーション・クロック・ソースと AS_CLK 周波数の表に注を追加し、ユーザーモード中にフラッシュにアクセスする際、低い AS_CLK 周波数を監視することを明記。
    • Programming File Generatorを使用したプログラミング・ファイルの生成でプログラミング・ファイルの生成を説明する手順を改訂。
  • 次のセクションでSD/MMCデバイス・コンフィグレーションに関連するガイドラインを削除。
    • Intel® Agilex™ コンフィグレーションの概要のセクションからSD/MMCフラッシュ・メモリーのサポートを削除。
    • Intel® Agilex™ コンフィグレーションのデータ幅、クロックレート、およびデータレートの表からSD/MMCコンフィグレーション・スキームを削除。
    • Intel® Agilex™ コンフィグレーション・インターフェイスの図からSD/MMCインターフェイスを削除。
    • SDMブロック図および関連する説明からSD/MMCブロックを削除。
    • Intel® Agilex™ デバイスの各コンフィグレーション・スキームに向けたMSEL設定の図からSD/MMC x4/x8コンフィグレーション・スキームを削除。
    • エラーコード表の CLIENT_ID_NO_MATCH の説明からSD/MMCに関するテキストを削除。
  • Quartus® Prime Programmerを使用するFPGAコンフィグレーションサポートされているオプションとして .rbf ファイルを含めるようJTAGコンフィグレーションのセクションを更新。
  • UASコンフィグレーション・スキームのデバッグ・ガイドラインのトピックに記載された OSC_CLK_1 クロック・ベース・コンフィグレーションのデバッグ方法についての推奨事項を更新。
  • エラーコードの表から UNKNOWN_BR エラーを削除。
  • フラッシュ・メモリーのセクションおよび図からPUFデータを削除。詳細は、Intel Stratix 10デバイス・セキュリティー・ユーザーガイドを参照してください。
  • 初期RSUイメージの生成およびファクトリー・イメージと1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成のセクションでファクトリー・イメージとアプリケーション・イメージの選択についての手順を訂正。
  • フラッシュのサブパーティション・レイアウト表にあるファクトリー・イメージ、サブパーティション表、ポインター・ブロック、アプリケーション・イメージのフラッシュオフセットを改訂。
  • RSUサブパーティション・レイアウトのセクションのファクトリー・イメージおよびアプリケーション・イメージに向けて予約されたメモリー空間の増加に関するガイドを追加。フラッシュのサブパーティション・レイアウト表のフラッシュオフセットを改訂。
  • コンテンツとアクセスを指定するフラグの表のシステムと読み出し専用フラグの説明を改訂。
  • ポインターブロックのレイアウト表の最初イメージ・ポインター・スロットのオフセットおよび注を追加。このオフセットは 0x20 です。
  • 一般的なコンフィグレーションのデバッグチェックリスト表のアイテム2を改訂。 PWRMGT_SDA および PWRMGT_SCL レジスターを追加。
  • 新しいトピック、 quartus_pgm コマンドを使用したコンフィグレーション・ステータスの理解を追加。
  • 軽微な誤植を訂正。
2020.03.13 19.4 次の変更を行いました。
  • ボード容量負荷とクロックソースに応じた最大AS_CLK周波数の表のサポートされるAS_CLKの最大周波数を更新。OS_CLK_1をクロックソースとして使用した37pF 容量負荷への AS_CLK の最大周波数は、80MHzではなく71.5MHz です。
  • Intel® Agilex™ デバイスでサポートされるコンフィグレーション・クロック・ソースおよびAS_CLKの周波数の表から80MHz サポートを削除。
2020.01.08 19.4 次の変更を行いました。
  • 表1のCvPに向けたデータ幅 (ビット) を訂正。 Intel® Agilex™ コンフィグレーションのデータ幅、クロックレート、およびデータレート。 Intel® Agilex™ はGen3およびGen4データレートに対しx8およびx16 CvPをサポートします。
2019.12.16 19.4 次の変更を行いました。
  • Reset Release Intel® FPGA IP と、それをデザインに含める必要がある理由をカバーする新しい章を追加。
  • リモート・システム・アップデート・デザイン例に必要な通信とホスト・コンポーネントの図に次のコンポーネントを追加。
    • Reset Release Intel® FPGA IP
    • Reset Bridge Intel® FPGA IP
  • Intel® Agilex™ デバイスの正確なアドレスを提供するため、リモート・システム・アップデート (RSU) の章を更新。
  • Intel® Agilex™ デバイスの図を提供するため、リモート・システム・アップデート (RSU)の章を更新。
  • OSC_CLK_1クロック入力のトピックに次のテキストを追加。コンフィグレーションに向けてOSC_CLK_1を指定し、 Intel® Agilex™ デバイスをパワーダウンせずにリコンフィグレーションする場合、デバイスはOSC_CLK_1でのみリコンフィグレーションできます。このシナリオでは、OSC_CLK_1はフリーランニングなクロックである必要があります。
  • RSU_STATUSコマンドの失敗したイメージ・フィールドの定義に次のテキストを追加。
    注: ASx4からのリコンフィグレーションするnCONFIGの立ち上がりエッジは、このフィールドをクリアしません。失敗したイメージの情報は、 Mailbox Clientが新しいRSU_IMAGE_UPDATEコマンドを受信し、更新イメージからコンフィグレーションが成功する場合にのみアップデートします。
  • QSPI_SET_CSの定義に次の制約事項を追加。 SDM_IOピンを使用したQSPIフラッシュ・メモリー・デバイスへのアクセスは、AS x4コンフィグレーション・スキーム、JTAGコンフィグレーション、およびAS x4コンフィグレーション用にコンパイルされたデザインでのみ使用可能です。 Avalon® STコンフィグレーション・スキームの場合、QSPIフラッシュメモリーをGPIOピンに接続する必要があります。
  • アプリケーション・イメージの最初の16バイトとしての16バイトバージョンIDのサポートを削除。この機能は Intel® Agilex™ デバイスではサポートされていません。
  • JTAGコンフィグレーション・スキームのデバッグ・ガイドラインのトピックの最後の提案を更新。PCBのMSEL設定がJTAGではなく、ASまたは Avalon® -STインターフェイスを使用した初期リコンフィグレーション後に、リコンフィグレーションに向けてJTAGインターフェイスを使用する場合、 .sof は Quartus® Primeプロジェクトで指定したファイル形式である必要がります。例えば、ASコンフィグレーション用に MSEL ピンを最初にコンフィグレーションし、ASスキームを使用してコンフィグレーションする場合、 Avalon® -ST用に生成された .sof を使用する後続のJTAGコンフィグレーションは失敗します。
2019.10.09 19.3 次の変更を行いました。
  • RSU_STATUSコマンドの定義を修正。このコマンドには、10語ではなく9語が含まれています。
  • Eタイル・トランシーバーがコンフィグレーションに失敗する場合をデバッグの章に追加。
  • アプリケーション・イメージのリストの変更のトピックを改訂。
2019.09.30 19.3

デバイスとソフトウェアに次の変更を行いました。

  • オプションのnCATTRIP (壊滅的なトリップ) SDM I/O 信号を追加。
  • RSU_STATUS応答に8ワードを追加。 Word 8: Current image retry counter
  • RSU_STATUS応答の5番目のワードに新しいフィールドを追加。このフィールドは、報告されたエラーのソースを指定します。
  • 使用可能な操作コマンドに RSU_NOTIFY を追加。
  • Programming File Generatorがサポートするイメージの数を3から7に変更。
  • フラッシュメモリーの下位アドレスへの書き込み制約を削除。(デバイス・ファームウェアはアドレス0x0に存在する必要があります。)

ユーザーガイドに次の変更を行いました。

  • Quartus® Primeプロ・エディション開発ソフトウェアでの実装方法を示す多数のトピックを追加。
  • エラー・ステータスのパルス範囲を1ms ±50% から0.5ms～10 msに変更。

  • Intel Intel® Agilex™ FPGAコンフィグレーション・フロー図からSDMファームウェアの状態を削除。

  • ASコンフィグレーション・スキームのデバッグ・ガイドラインのトピックでAS x4コンフィグレーション・スキームの破損したコンフィグレーション・ビットストリームのデバッグ方法に関する推奨事項を更新。

  • AVST_READY信号のトピックの信号名を訂正。デバイスは、AVST_READYがアサートされるとデータの送信を開始することができます。
  • Avalon® ST x32コンフィグレーション・スキームは、3つのDDR x72 DDR外部メモリー・インターフェイスに制限されます、という注を追加。 Avalon® ST x8およびx16コンフィグレーション・スキームは最大で4つの x72 DDR外部メモリー・インターフェイスをサポートできます。
  • Avalon® -STコンフィグレーション・スキームに必要なコンフィグレーション信号の表に記載されたピンの種類を訂正。AVSTx8_READYはSDM I/Oピンです。AVST_READYはGPIOピンまたは兼用ピンです。
  • 軽微な誤植を訂正。
2019.07.01 19.2

次のように変更しました：

  • 初期コンフィグレーションタイミングの説明のステップ3を次のように修正。nConfigがLowの場合、SDMは起動後アイドルモードに入ります。
  • Avalon® -ST x16およびx32コンフィグレーション・スキームを使用するデザインにおいて、一部の信号では、1.2V のI/O規格のみをサポートするGPIOピンと1.8V の電源を必要とするSDM I/Oピンに対応するため、FPGAと外部ホストの間に電圧変換器を含める必要がある場合があるという注を追加。
  • パーシャル・リコンフィグレーションをカバーする新しいトピックを追加。
  • コンフィグレーション・ピンの割り当てをカバーするすべてのトピックを改訂。
    • AS x4モードでのMSELピンの動作を明記。
    • Intel® Agilex™ コンフィグレーション・ピンのトピックに電源投入時およびデバイス・クリーニング後のSDM I/Oピン状態についての情報を追加。
    • パーシャル・リコンフィグレーションおよびSmartVID信号をカバーする新しいトピックを作成。
  • RSUの章に次の変更を行いました。
    • 次のトピックを追加。
      • RSU用語集
      • フラッシュの標準 (非RSU) イメージレイアウト
      • フラッシュ内のRSUイメージレイアウト – SDMの観点
      • RSUフラッシュレイアウト – ユーザーの観点
      • 詳細なクアッドSPIフラッシュレイアウト
      • サブパーティションのレイアウト
      • サブパーティション・テーブルのレイアウト
      • CMFポインター・ブロックのレイアウト
      • アプリケーション・イメージのリストの変更
      • アプリケーション・イメージレイアウト
      • クアッドSPIオペレーションを実行するためのコマンド・シーケンス
    • 静的ファームウェアは決定CMFに置き換えられました。
    • 更新イメージにファクトリー・イメージ、決定CMF、および決定CMFデータが含まれるようになりました。
    • QSPI_ERASEコマンドは、4KB でアラインメントされるようになりました。消去するワード数は1024の倍数である必要があります。
    • RSU_STATUSとCONFIG_STATUSに対してマイナー・エラーコードおよびメジャー・エラーコードの定義を追加しました。
  • CvPを使用する前に、ASコンフィグレーション・スキームを介してペリフェラル・イメージまたはフルイメージをコンフィグレーションする必要があることを説明する脚注を追加。その後、CvPを使用してコアイメージをコンフィグレーションできます。
  • SmartVIDデバイスのPMBusを調整する目的でAnalog Devices LTM4677デバイスを使用するための推奨事項を追加。このパラメーターは、 Device > Device and Pin Options > Power Management & VID > Slave device typeの順で設定します。
  • Intel® Agilex™ コンフィグレーションのデータ幅、クロックレート、およびデータレートの表の最大速度およびデータレートを訂正。最大クロックレートは33MHz、最大データレートは33Mbps です。
  • コンフィグレーションを開始する前に安定している必要があるフリーランニング・クロックのリストにeSRAMクロックを追加。
  • Reset Release Intel® Agilex™ FPGA IPは Intel® Agilex™ デバイスで使用可能となりました。
  • コンフィグレーション、リコンフィグレーション、およびエラータイミング図のPower_Supply_Statusのベクトルを削除。
  • Intel® Agilex™ FPGAコンフィグレーション・フローの図を訂正。FPGA Config*とUser Mode間の遷移はINIT_DONE = HIGHです。
  • JTAGコンフィグレーション・スキームのデバッグ・ガイドラインのトピックの次の部分を訂正。 nSTATUSの立ち下がりエッジは、JTAGアクセスを終了し、デバイスはMSELで指定されたブートソースに戻ります。JTAGコンフィグレーション中、nSTATUSは安定している必要があります。両方の文章で、nSTATUSとありますが、正しくは nCONFIGです。
  • 専用のSDM I/Oピンを使用しないコンフィグレーション信号に向けて使用可能なSDM I/Oピンの割り当ての表から Avalon® -STでのCVP_CONFDONEのピンの割り当てを削除。CvPは、 Intel® Agilex™ デバイスで Avalon® -ST x8コンフィグレーション・スキームはサポートしません。
2019.04.03 19.1 まだ閲覧できないドキュメントへの参照を削除。
2019.04.02 19.1 初版
レベル 2 の表題