Agilex™ 7コンフィグレーション・ユーザーガイド

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ID 683673
日付 4/01/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex 7コンフィグレーション・ユーザーガイド 2. Agilex 7コンフィグレーションの詳細 3. Agilex 7コンフィグレーション・スキーム 4. デザインでのリセット・リリース・ Intel® FPGA IPの使用 5. リモート・システム・アップデート (RSU) 6. Agilex 7コンフィグレーション機能 7. Agilex 7デバッグガイド 8. Agilex 7 IPユーザーガイド・アーカイブ 9. Agilex 7コンフィグレーション・ユーザーガイドの改訂履歴
1. Agilex 7コンフィグレーション・ユーザーガイド x
1.1. Agilex 7コンフィグレーションの概要 1.2. Agilex 7のコンフィグレーション・アーキテクチャー
1.1. Agilex 7コンフィグレーションの概要 x
1.1.1. コンフィグレーションおよび関連する信号 1.1.2. Agilex 7デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. Agilex 7のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー (SDM)
1.2.1. セキュア・デバイス・マネージャー (SDM) x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. Agilex 7 SoCデバイスの起動順序の指定
2. Agilex 7コンフィグレーションの詳細 x
2.1. Agilex 7コンフィグレーションのタイミング図 2.2. コンフィグレーション・フロー図 2.3. コンフィグレーションおよびリセットイベントに対するデバイスの応答 2.4. HPSとトランシーバーの追加クロック要件 2.5. Agilex 7のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. Agilex™ 7コンフィグレーション時間の見積もり 2.8. 圧縮された .sof ファイルの生成
2.5. Agilex 7のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSELの設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンを指定する 2.5.3.2. 兼用ピンの有効化 2.5.3.3. コンフィグレーション・ピンのI/O規格と機能 2.5.3.4. 電源管理とSmartVID用のSDM I/Oピン 2.5.3.5. パーシャル・リコンフィグレーション (PR) 用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンを指定する x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONE および INIT_DONE 2.5.3.1.4. SDM_IOピン
2.5.3.3. コンフィグレーション・ピンのI/O規格と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. コンフィグレーション・クロック・ソースの設定 2.6.2. OSC_CLK_1のクロック入力
3. Agilex 7コンフィグレーション・スキーム x
3.1. Avalon-STコンフィグレーション 3.2. ASのコンフィグレーション 3.3. JTAGのコンフィグレーション
3.1. Avalon-STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイルのフォーマット 3.1.5. Avalon-STシングル・デバイス・コンフィグレーション 3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン 3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: Parallel Flash Loader II Intel® FPGA IP (PFL II)
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: Parallel Flash Loader II Intel® FPGA IP (PFL II) x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーションに向けたParallel Flash Loader II Intel® FPGA IPを使用したデザイン 3.1.7.3. Parallel Flash Loader II Intel® FPGA IPの生成 3.1.7.4. Parallel Flash Loader II Intel® FPGA IPの制約 3.1.7.5. Parallel Flash Loader II Intel® FPGA IPの使用 3.1.7.6. サポートされているフラッシュメモリー・デバイス
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ .pof への複数ページの実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFIフラッシュメモリー・デバイスでのページモードとオプションビットの実装
3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーションに向けたParallel Flash Loader II Intel® FPGA IPを使用したデザイン x
3.1.7.2.1. Parallel Flash Loader II Intel® FPGA IPパラメーター 3.1.7.2.2. Parallel Flash Loader II Intel® FPGA IP信号
3.1.7.3. Parallel Flash Loader II Intel® FPGA IPの生成 x
3.1.7.3.1. Parallel Flash Loader II Intel® FPGA IPを使用したAvalon-STの制御 3.1.7.3.2. Parallel Flash Loader II Intel® FPGA IPおよびフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングとコンフィグレーションに向けた単一のParallel Flash Loader II Intel® FPGA IPの作成 3.1.7.3.4. 個別のParallel Flash Loader II Intel® FPGA IP関数の作成
3.1.7.4. Parallel Flash Loader II Intel® FPGA IPの制約 x
3.1.7.4.1. FPGA Avalon-STピンに対するParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン上の制約 3.1.7.4.2. QSPIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約 3.1.7.4.3. CFIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約 3.1.7.4.4. 他の入力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約 3.1.7.4.5. 他の出力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約
3.1.7.5. Parallel Flash Loader II Intel® FPGA IPの使用 x
3.1.7.5.1. .sofファイルから .pofファイルへの変換 3.1.7.5.2. CPLDとフラッシュメモリー・デバイスのシーケンシャルなプログラミング 3.1.7.5.3. CPLDとフラッシュメモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュメモリー・デバイスの定義
3.2. ASのコンフィグレーション x
3.2.1. ASコンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュデバイスを使用するAS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. 許容スキューについてのガイドライン 3.2.6. シリアル・フラッシュデバイスのプログラミング 3.2.7. シリアル・フラッシュメモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. Quartus® Primeのプログラミング手順 3.2.11. ASコンフィグレーション・スキームのデバッグ・ガイドライン
3.2.5. 許容スキューについてのガイドライン x
3.2.5.1. 外部AS_DATAピンの最大許容スキュー遅延ガイドライン 3.2.5.2. nCSOピンの最大許容スキュー遅延ガイドライン
3.2.6. シリアル・フラッシュデバイスのプログラミング x
3.2.6.1. ASインターフェイスによるシリアル・フラッシュデバイスのプログラミング 3.2.6.2. JTAGインターフェイスを使用したシリアル・フラッシュデバイスのプログラミング
3.2.7. シリアル・フラッシュメモリーのレイアウト x
3.2.7.1. クアッドSPIフラッシュのバイトアドレス指定について
3.2.10. Quartus® Primeのプログラミング手順 x
3.2.10.1. Programming File Generatorを使用したプログラミング・ファイルの生成 3.2.10.2. シリアル・フラッシュデバイスへの .pof ファイルのプログラミング 3.2.10.3. シリアル・フラッシュデバイスへの .jic ファイルのプログラミング
3.3. JTAGのコンフィグレーション x
3.3.1. JTAG コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGデバイスのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAGコンフィグレーション・スキームのデバッグ・ガイドライン
3.3.2. JTAGデバイスのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブル接続を使用したJTAGシングル・デバイスのコンフィグレーション 3.3.2.2. マイクロプロセッサーを使用したJTAGシングル・デバイスのコンフィグレーション
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用したJTAGマルチデバイスのコンフィグレーション
4. デザインでのリセット・リリース・ Intel® FPGA IPの使用 x
4.1. Reset Release IP要件について 4.2. デザインでのReset Release IPのインスタンス化 4.3. PLLリセット信号のゲーティング 4.4. パーシャル・リコンフィグレーション (PR) を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. エンベデッド・メモリー・ブロックの初期条件 4.5.3. ステートマシン・ロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非HPSのリモート・システム・アップデート更新機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クアッドSPIフラッシュのレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート 5.7. RSUコンフィグレーションのデバッグ・ガイドライン
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. ASコンフィグレーションを使用したリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィグレーション・イメージ 5.1.4. リモート・システム・アップデートのコンフィグレーション手順 5.1.5. 破損したイメージからのRSUの回復 5.1.6. ファクトリー・アップデート・イメージによる更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クアッドSPIフラッシュのレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクアッドSPIフラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準 (非RSU) イメージレイアウト 5.4.1.2. フラッシュ内のRSUイメージレイアウト – SDMの観点 5.4.1.3. RSUイメージレイアウト
5.4.1.2. フラッシュ内のRSUイメージレイアウト – SDMの観点 x
5.4.1.2.1. ファームウェアのバージョン情報
5.4.2. 詳細なクアッドSPIフラッシュレイアウト x
5.4.2.1. RSUイメージのサブパーティションのレイアウト 5.4.2.2. サブパーティション・テーブルのレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期RSUイメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージの生成 5.5.4. クアッドSPIオペレーションを実行するためのコマンド・シーケンス
5.5.1. 初期RSUイメージの生成 x
5.5.1.1. SOFファイルを使用した初期RSUイメージの生成 5.5.1.2. RBFファイルを使用した初期RSUイメージの生成
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. Agilex 7コンフィグレーション機能 x
6.1. デバイス・セキュリティー 6.2. Configuration via Protocol 6.3. パーシャル・リコンフィグレーション
7. Agilex 7デバッグガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. Agilex 7コンフィグレーション・アーキテクチャーの概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル・フォーマットの違い 7.5. SEUについて 7.6. 一意の64ビットチップIDの読み取り 7.7. Eタイル・トランシーバーがコンフィグレーションに失敗する場合 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング 7.9. コンフィグレーション・デバッガーツール
1. Agilex 7コンフィグレーション・ユーザーガイド
2. Agilex 7コンフィグレーションの詳細
3. Agilex 7コンフィグレーション・スキーム
4. デザインでのリセット・リリース・ Intel® FPGA IPの使用
5. リモート・システム・アップデート (RSU)
6. Agilex 7コンフィグレーション機能
7. Agilex 7デバッグガイド
8. Agilex 7 IPユーザーガイド・アーカイブ
9. Agilex 7コンフィグレーション・ユーザーガイドの改訂履歴

3.1.7.2.1. Parallel Flash Loader II Intel® FPGA IPパラメーター

表 25.   Parallel Flash Loader II Intel® FPGA IP汎用パラメーター
オプション 値 説明
What operating mode will be used?
  • Flash Programming
  • FPGA Configuration
  • Flash Programming and FPGA Configuration
フラッシュ・プログラミングおよびFPGAコンフィグレーションを1つのIPで制御するのか、またはこれらの機能を個々のブロックと機能で個別に制御するのかのOperatingモードを指定します。
What is the targeted flash?
  • CFI Parallel Flash
  • Quad SPI Flash

Parallel Flash Loader II Intel® FPGA IPに接続するフラッシュメモリー・デバイスを指定します。

Set flash bus pins to tri-state when not in use
  • On
  • Off
Parallel Flash Loader II Intel® FPGA IPがフラッシュメモリーへのアクセスを必要としない場合、Parallel Flash Loader II Intel® FPGA IPがフラッシュメモリー・デバイスとインターフェイスしているすべてのピンをトライステートにすることを可能にします。
表 26.   CFI Parallel Flashに向けたParallel Flash Loader II Flash Interface Settingパラメーターこれらの設定は、CFI Parallel Flashをターゲットとするフラッシュとして選択する際にのみ使用可能です。
オプション 値 説明
How many flash devices will be used?
  • 1から16
Parallel Flash Loader II Intel® FPGA IPに接続するフラッシュメモリー・デバイスの数を指定します。
What's the largest flash device that will be used?
  • 8Mbitから4Gbit

FPGAコンフィグレーションにプログラミングまたは使用されるフラッシュメモリー・デバイスの集積度を指定します。Parallel Flash Loader II Intel® FPGA IPに複数のフラッシュメモリー・デバイスが接続されている場合は、最大のフラッシュメモリー・デバイスの集積度を指定します。

デュアルCFIフラッシュの場合、2つのCFIフラッシュメモリーの集積度の合計に相当する集積度を選択します。例えば、2つの512MBのCFIフラッシュを使用する場合、CFI 1 Gbitを選択します。

What is the flash interface data width
  • 8
  • 16
  • 32

フラッシュデータ幅をビット単位で指定します。フラッシュデータ幅は、使用するフラッシュメモリー・デバイスによって異なります。複数のフラッシュメモリー・デバイスをサポートするには、データ幅は接続されているすべてのフラッシュメモリー・デバイスで同一である必要があります。

2つのフラッシュメモリーのデータ幅の合計に相当するフラッシュデータ幅を選択します。例えば、デュアル・ソリューションをターゲットにしている場合、各CFIフラッシュデータ幅が16ビットであるため、32 bitsを選択する必要があります。

Allow user to control FLASH_NRESET pin
  • On
  • Off

フラッシュメモリー・デバイスのリセットピンに接続するために、Parallel Flash Loader II Intel® FPGA IPに FLASH_NRESET ピンを作成します。Low信号はフラッシュメモリー・デバイスをリセットします。バーストモードでは、このピンはデフォルトで使用可能です。

表 27.   Quad SPI Flashに向けたParallel Flash Loader II Flash Interface Settingパラメーターこれらの設定は、Quad SPI Flashをターゲットとするフラッシュとして選択する際にのみ使用可能です。
オプション 値 説明
How many flash devices will be used?
  • 1
  • 2
  • 4
  • 8
Parallel Flash Loader II Intel® FPGA IPに接続するフラッシュメモリー・デバイスの数を指定します。
What's the Quad SPI flash device manufacturer?
  • Micron
  • Macronix

Quad SPI flash device manufacturerを指定します。
What is the Quad SPI flash device density?
  • QSPI 8Mbit
  • QSPI 16Mbit
  • QSPI 32Mbit
  • QSPI 64Mbit
  • QSPI 128Mbit
  • QSPI 256Mbit
  • QSPI 512Mbit
  • QSPI 1Gbit
  • QSPI 2Gbit
FPGAコンフィグレーションに対してプログラミングまたは使用されるフラッシュメモリー・デバイスの集積度を指定します。Macronixフラッシュメモリー・デバイスの場合、Parallel Flash Loader II Intel® FPGA IPに対しては、2Gbit のフラッシュメモリーを持つデバイスのみがサポートされています。
表 28.   Parallel Flash Loader II Flash Programmingパラメーター
オプション 値 説明
Flash programming IP optimization target
  • Area
  • Speed
フラッシュ・プログラミングIPの最適化を指定します。Speedに対してParallel Flash Loader II Intel® FPGA IPを最適化する場合、フラッシュのプログラミング・タイムは短縮されますが、IPではより多くのLEを使用します。Areaに対してParallel Flash Loader II Intel® FPGA IPを最適化する場合、IPではより少ないLEを使用しますが、フラッシュのプログラミング・タイムは長くなります。
Flash programming IP FIFO size
  • 16
  • 32
フラッシュ・プログラミングIPの最適化に対してSpeedを選択する場合のFIFOサイズを指定します。Parallel Flash Loader II Intel® FPGA IPは追加のLEを使用して、フラッシュ・プログラミング中にデータをプログラミングするために、一次的なストレージとしてFIFOを実装します。FIFOサイズが大きいほど、プログラミング・タイムは短くなります。
Add Block-CRC verification acceleration support
  • On
  • Off
検証を高速化するためのブロックを追加します。
表 29.   Parallel Flash Loader II FPGA Configurationパラメーター
オプション 値 説明
What is the external clock frequency? 外部クロックの周波数を指定します。 FPGAをコンフィグレーションするためのParallel Flash Loader II Intel® FPGA IPに対してユーザーが提供するクロック周波数を指定します。クロック周波数は、FPGAがコンフィグレーションに対して許容できる最大クロック (AVST_CLK) 周波数の2倍を超えてはいけません。Parallel Flash Loader II Intel® FPGA IPは、入力クロックの最大周波数を2で分周できます。
What is the flash access time? フラッシュ・データシートからアクセス時間を提供します。

フラッシュアクセス時間を指定します。この情報は、フラッシュ・データシートから入手できます。Intelは、必要な時間以上のフラッシュアクセス時間を指定することをお勧めします。

パラレルフラッシュに向けた単位はnsで、NANDフラッシュに向けた単位はusです。NANDフラッシュはバイトではなくページを使用するため、より長いアクセスタイムを必要とします。このオプションは、クアッドSPIフラッシュではディスエーブルされます。
What is the byte address of the option bits, in hex? オプションビットのバイトアドレスを指定します。

フラッシュメモリー内のオプションビットの開始アドレスを指定します。開始アドレスの位置は、8KB バイト境界の上にある必要があります。このアドレスは、.sof から .pof への変換時に指定したビット・セクター・アドレスと同じである必要があります。

詳細は、オプションビットの格納を参照してください。

Which FPGA configuration scheme will be used?
  • Avalon® -ST x8
  • Avalon® -ST x16
  • Avalon® -ST x32
Avalon® -STインターフェイスの幅を指定します。
What should occur on configuration failure?
  • Halt
  • Retry same page
  • Retry from fixed address
コンフィグレーションが失敗した後のコンフィグレーション動作を指定します。
  • Halt を選択すると、FPGAコンフィグレーションは失敗後に完全に停止します。
  • Retry same pageを選択すると、コンフィグレーション失敗後、Parallel Flash Loader II Intel® FPGA IPは失敗したページのデータを使ってFPGAをリコンフィグレーションします。
  • Retry from fixed addressを選択すると、Parallel Flash Loader II Intel® FPGA IP 固定のアドレスでFPGAをリコンフィグレーションします。
What is the byte address to retry from failure - Configuration failure optionでRetry from fixed addressを選択した場合、このオプションはコンフィグレーションが失敗した際に、Parallel Flash Loader II Intel® FPGA IPが読み出すフラッシュアドレスを指定します。
Include input to force reconfiguration
  • On
  • Off
FPGAのリコンフィグレーションをイネーブルするために、オプションのリコンフィグレーション入力ピン (pfl_nreconfigure) を含めます。
Enable watchdog timer on Remote System Update support
  • On
  • Off
リモート・システム・アップデートのサポート用に、ウォッチドッグ・タイマーをイネーブルします。このオプションをオンにすると、pfl_reset_watchdog 入力ピンと pfl_watchdog_error 出力ピンがイネーブルされます。このオプションは、ウォッチドッグ・タイマーがタイムアウトするまでの期間も指定します。このウォッチドッグ・タイマーは、pfl_clk frequencyの周波数で動作します。
Time period before the watchdog timer times out - ウォッチドッグ・タイマーのタイムアウト期間を指定します。デフォルトのタイムアウト期間は、100ms です。
Use advance read mode?
  • Normal mode
  • Intel Burst mode
  • 16 byte page mode (GL-S only)
  • 32 byte page mode (MT28EW)
このオプションにより、FPGAコンフィグレーション中の読み出しプロセスの全体的なフラッシュアクセス時間が改善されます。
  • Normal mode - すべてのフラッシュメモリーに適用可能
  • Intel Burst mode - バーストをサポートするデバイスに適用できます。シーケンシャル読み出しアクセス時間を短縮します。
  • 16 byte page mode (GL-S only) - Infineon GL-Sフラッシュメモリーにのみ適用可能
  • 32 byte page mode (MT28EW) - MT28EWにのみ適用可能
フラッシュメモリー・デバイスの読み出しアクセスモードの詳細については、それぞれのフラッシュメモリー・データシートを参照してください。
Latency count
  • 3
  • 4
  • 5
Intel Burst modeのレイテンシー・カウントを指定します 。
レベル 2 の表題