3.1.7.2.2. Parallel Flash Loader II Intel® FPGA IP信号

Agilex™ 7コンフィグレーション・ユーザーガイド

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日付 4/01/2024

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3.1.7.2.2. Parallel Flash Loader II Intel® FPGA IP信号

表 30. Parallel Flash Loader II Intel® FPGA IP信号
ピン	種類	ウィークプルアップ	機能
`pfl_nreset`	入力	—	Parallel Flash Loader II Intel® FPGA IPの非同期リセットです。FPGAコンフィグレーションをイネーブルするには、Highに引き上げます。FPGAのコンフィグレーションを防止するため、Parallel Flash Loader II Intel® FPGA IPを使用しない場合はLowに引き下げてください。このピンは、Parallel Flash Loader II Intel® FPGA IPのフラッシュ・プログラミング機能には影響しません。
`pfl_flash_access_granted`	入力	—	システムレベルの同期用です。フラッシュへのアクセスを制御するプロセッサまたは任意のアービターが、この入力ピンを駆動します。Parallel Flash Loader II Intel® FPGA IP機能をフラッシュマスターとして使用するには、このピンをHighに引き上げます。`pfl_flash_access_granted` ピンをLowに駆動すると、JTAGインターフェイスがフラッシュおよびFPGAコンフィグレーションにアクセスできなくなります。
`pfl_clk`	入力	—	デバイスのユーザー入力クロックです。これは、Parallel Flash Loader II Intel® FPGA IPの [コンフィグレーション] タブのWhat is the external clock frequency?パラメーターを指定する周波数です。この周波数は、コンフィグレーション中にFPGAに指定する最大`DCLK`周波数より高くしてはなりません。フラッシュ・プログラミングにParallel Flash Loader II Intel® FPGA IPのみを使用している場合、このピンは使用できません。
`fpga_pgm[]`	入力	—	コンフィグレーションのページを決定します。フラッシュ・プログラミングにParallel Flash Loader II Intel® FPGA IPのみを使用している場合、このピンは使用できません。
`fpga_conf_done`	入力	10kΩ プルアップ抵抗	FPGAの `CONF_DONE`ピンに接続します。コンフィグレーションが成功すると、FPGAはピンをHighでリリースします。FPGAコンフィグレーション中は、このピンはLowのままです。フラッシュ・プログラミングにParallel Flash Loader II Intel® FPGA IPのみを使用している場合、このピンは使用できません。
`fpga_nstatus`	入力	10kΩ プルアップ抵抗	FPGAの `nSTATUS` ピンに接続します。このピンはFPGAコンフィグレーションの開始前はHighにして、FPGAコンフィグレーション中はHighを維持する必要があります。コンフィグレーション・エラーが発生すると、FPGAはこのピンをLowに引き下げ、Parallel Flash Loader II Intel® FPGA IPはフラッシュメモリー・デバイスからのデータの読み出しを停止します。フラッシュ・プログラミングにParallel Flash Loader II Intel® FPGA IPのみを使用している場合、このピンは使用できません。
`pfl_nreconfigure`	入力	—	Lowの場合、FPGAのリコンフィグレーションを開始します。リコンフィグレーションの手動制御を実装するには、このピンをスイッチに接続します。CPLDに独自のロジックを記述し、Parallel Flash Loader II Intel® FPGA IPを介してリコンフィグレーションをトリガーするには、この入力を使用することができます。リコンフィグレーションを開始する `fpga_nconfig` 出力信号を駆動するには、`pfl_nreconfigure` を使用することができます。`pfl_clk` ピンはこの信号をレジスターします。フラッシュ・プログラミングにParallel Flash Loader II Intel® FPGA IPのみを使用している場合、このピンは使用できません。
`pfl_flash_access_request`	出力	—	システムレベルの同期に使用されます。必要に応じて、このピンをプロセッサーまたはアービトレーターに接続します。JTAGインターフェイスがフラッシュにアクセスする、またはParallel Flash Loader II Intel® FPGA IPがFPGAをコンフィグレーションする場合、Parallel Flash Loader II Intel® FPGA IPはこのピンをHighに駆動します。この出力ピンは、`flash_noe` および `flash_nwe` ピンと連携して機能します。
`flash_addr[]`	出力	—	フラッシュメモリー・アドレスです。アドレスバスの幅は、フラッシュメモリー・デバイスの集積度と `flash_data` バスの幅によって異なります。Intelでは、Parallel Flash Loader II Intel® FPGA IPの [Set flash bus pins to tri-state when not in use] オプションをOnにすることをお勧めします。
`flash_data[]`	入力または出力 (双方向ピン)	—	8、16または32ビットデータを送受信するための双方向データバスです。Intelでは、Parallel Flash Loader II Intel® FPGA IPの [Set flash bus pins to tri-state when not in use] オプションをOnにすることをお勧めします。¹⁰ ^{trp1477472110552.html#trp1477472110552__fn_alterarecommendsnotinserting}
`flash_nce[]`	出力	—	フラッシュメモリー・デバイスの `nCE` ピンに接続します。Low信号はフラッシュメモリー・デバイスをイネーブルします。複数のフラッシュメモリー・デバイスをサポートするには、このピンを使用してください。`flash_nce` ピンは、接続されているすべてのフラッシュメモリー・デバイスの各 `nCE` ピンに接続されています。このポートの幅は、チェーン内のフラッシュメモリー・デバイスの数によって異なります。¹¹ ^{trp1477472110552.html#trp1477472110552__fn_alterarecommendsnotinserting}
`flash_nwe`	出力	—	フラッシュメモリー・デバイスの `nWE` ピンに接続します。Lowの場合、フラッシュメモリー・デバイスへの書き込み動作をイネーブルします。
`flash_noe`	出力	—	フラッシュメモリー・デバイスの `nOE` ピンに接続します。Lowの場合、読み出し動作中のフラッシュメモリー・デバイスの出力をイネーブルします。
`flash_clk`	出力	—	バーストモードに使用されます。フラッシュメモリー・デバイスの `CLK` 入力ピンに接続します。`CLK` のアクティブエッジは、フラッシュメモリー・デバイスの内部アドレスカウンターをインクリメントします。`flash_clk` 周波数は、単一CFIフラッシュのバーストモードにおける `pfl_clk` の周波数の半分です。デュアルCFIフラッシュ・ソリューションの場合、`flash_clk` の周波数は `pfl_clk` の周波数の1/4です。このピンはバーストモード専用です。バーストモードを使用しない場合、これらのピンはフラッシュメモリー・デバイスからホストに接続しないでください。
`flash_nadv`	出力	—	バーストモードに使用されます。フラッシュメモリー・デバイスのアドレス有効入力ピンに接続します。開始アドレスをラッチするには、この信号を使用してください。このピンはバーストモード専用です。バーストモードを使用しない場合、これらのピンはフラッシュメモリー・デバイスからホストに接続しないでください。
`flash_nreset`	出力	—	フラッシュメモリー・デバイスのリセットピンに接続します。Low信号は、フラッシュメモリー・デバイスをリセットします。
`fpga_nconfig`	Open Drain Output	10 kWプルアップ抵抗	FPGAの `nCONFIG` ピンに接続します。LowパルスはFPGAをリセットし、コンフィグレーションを開始します。これらのピンは、Parallel Flash Loader II Intel® FPGA IPのフラッシュ・プログラミング・オプションには使用できません。^{trp1477472110552.html#trp1477472110552__fn_alterarecommendsnotinserting}
`pfl_reset_watchdog`	入力	—	ウォッチドッグ・タイマーがタイムアウトする前にウォッチドッグ・タイマーをリセットするスイッチ信号です。ウォッチドッグ・タイマーをリセットするには、少なくとも2つの `pfl_clk` クロックサイクルの間、信号をHighまたはLowに保持します。
`pfl_watchdog_error`	出力	—	Highの場合、ウォッチドッグタイマーにエラー状態を示します。

¹⁰ Intelでは、Parallel Flash Loader IIピンとホストI/Oピンの間、特にflash_data ピンと fpga_nconfig ピンの間にはロジックを挿入しないようにすることをお勧めします。

¹¹ Intelでは、PFL IIピンとホストI/Oピンの間、特に flash_data ピンと fpga_nconfig ピン間にはロジックを挿入しないようにすることをお勧めします。

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