Agilex™ 7コンフィグレーション・ユーザーガイド

ダウンロード PDF
ID 683673
日付 4/01/2024
Public
ドキュメント目次
ドキュメント目次 x
1. Agilex 7コンフィグレーション・ユーザーガイド 2. Agilex 7コンフィグレーションの詳細 3. Agilex 7コンフィグレーション・スキーム 4. デザインでのリセット・リリース・ Intel® FPGA IPの使用 5. リモート・システム・アップデート (RSU) 6. Agilex 7コンフィグレーション機能 7. Agilex 7デバッグガイド 8. Agilex 7 IPユーザーガイド・アーカイブ 9. Agilex 7コンフィグレーション・ユーザーガイドの改訂履歴
1. Agilex 7コンフィグレーション・ユーザーガイド x
1.1. Agilex 7コンフィグレーションの概要 1.2. Agilex 7のコンフィグレーション・アーキテクチャー
1.1. Agilex 7コンフィグレーションの概要 x
1.1.1. コンフィグレーションおよび関連する信号 1.1.2. Agilex 7デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. Agilex 7のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー (SDM)
1.2.1. セキュア・デバイス・マネージャー (SDM) x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. Agilex 7 SoCデバイスの起動順序の指定
2. Agilex 7コンフィグレーションの詳細 x
2.1. Agilex 7コンフィグレーションのタイミング図 2.2. コンフィグレーション・フロー図 2.3. コンフィグレーションおよびリセットイベントに対するデバイスの応答 2.4. HPSとトランシーバーの追加クロック要件 2.5. Agilex 7のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. Agilex™ 7コンフィグレーション時間の見積もり 2.8. 圧縮された .sof ファイルの生成
2.5. Agilex 7のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSELの設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンを指定する 2.5.3.2. 兼用ピンの有効化 2.5.3.3. コンフィグレーション・ピンのI/O規格と機能 2.5.3.4. 電源管理とSmartVID用のSDM I/Oピン 2.5.3.5. パーシャル・リコンフィグレーション (PR) 用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンを指定する x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONE および INIT_DONE 2.5.3.1.4. SDM_IOピン
2.5.3.3. コンフィグレーション・ピンのI/O規格と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. コンフィグレーション・クロック・ソースの設定 2.6.2. OSC_CLK_1のクロック入力
3. Agilex 7コンフィグレーション・スキーム x
3.1. Avalon-STコンフィグレーション 3.2. ASのコンフィグレーション 3.3. JTAGのコンフィグレーション
3.1. Avalon-STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイルのフォーマット 3.1.5. Avalon-STシングル・デバイス・コンフィグレーション 3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン 3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: Parallel Flash Loader II Intel® FPGA IP (PFL II)
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: Parallel Flash Loader II Intel® FPGA IP (PFL II) x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーションに向けたParallel Flash Loader II Intel® FPGA IPを使用したデザイン 3.1.7.3. Parallel Flash Loader II Intel® FPGA IPの生成 3.1.7.4. Parallel Flash Loader II Intel® FPGA IPの制約 3.1.7.5. Parallel Flash Loader II Intel® FPGA IPの使用 3.1.7.6. サポートされているフラッシュメモリー・デバイス
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ .pof への複数ページの実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFIフラッシュメモリー・デバイスでのページモードとオプションビットの実装
3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーションに向けたParallel Flash Loader II Intel® FPGA IPを使用したデザイン x
3.1.7.2.1. Parallel Flash Loader II Intel® FPGA IPパラメーター 3.1.7.2.2. Parallel Flash Loader II Intel® FPGA IP信号
3.1.7.3. Parallel Flash Loader II Intel® FPGA IPの生成 x
3.1.7.3.1. Parallel Flash Loader II Intel® FPGA IPを使用したAvalon-STの制御 3.1.7.3.2. Parallel Flash Loader II Intel® FPGA IPおよびフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングとコンフィグレーションに向けた単一のParallel Flash Loader II Intel® FPGA IPの作成 3.1.7.3.4. 個別のParallel Flash Loader II Intel® FPGA IP関数の作成
3.1.7.4. Parallel Flash Loader II Intel® FPGA IPの制約 x
3.1.7.4.1. FPGA Avalon-STピンに対するParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン上の制約 3.1.7.4.2. QSPIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約 3.1.7.4.3. CFIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約 3.1.7.4.4. 他の入力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約 3.1.7.4.5. 他の出力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約
3.1.7.5. Parallel Flash Loader II Intel® FPGA IPの使用 x
3.1.7.5.1. .sofファイルから .pofファイルへの変換 3.1.7.5.2. CPLDとフラッシュメモリー・デバイスのシーケンシャルなプログラミング 3.1.7.5.3. CPLDとフラッシュメモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュメモリー・デバイスの定義
3.2. ASのコンフィグレーション x
3.2.1. ASコンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュデバイスを使用するAS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. 許容スキューについてのガイドライン 3.2.6. シリアル・フラッシュデバイスのプログラミング 3.2.7. シリアル・フラッシュメモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. Quartus® Primeのプログラミング手順 3.2.11. ASコンフィグレーション・スキームのデバッグ・ガイドライン
3.2.5. 許容スキューについてのガイドライン x
3.2.5.1. 外部AS_DATAピンの最大許容スキュー遅延ガイドライン 3.2.5.2. nCSOピンの最大許容スキュー遅延ガイドライン
3.2.6. シリアル・フラッシュデバイスのプログラミング x
3.2.6.1. ASインターフェイスによるシリアル・フラッシュデバイスのプログラミング 3.2.6.2. JTAGインターフェイスを使用したシリアル・フラッシュデバイスのプログラミング
3.2.7. シリアル・フラッシュメモリーのレイアウト x
3.2.7.1. クアッドSPIフラッシュのバイトアドレス指定について
3.2.10. Quartus® Primeのプログラミング手順 x
3.2.10.1. Programming File Generatorを使用したプログラミング・ファイルの生成 3.2.10.2. シリアル・フラッシュデバイスへの .pof ファイルのプログラミング 3.2.10.3. シリアル・フラッシュデバイスへの .jic ファイルのプログラミング
3.3. JTAGのコンフィグレーション x
3.3.1. JTAG コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGデバイスのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAGコンフィグレーション・スキームのデバッグ・ガイドライン
3.3.2. JTAGデバイスのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブル接続を使用したJTAGシングル・デバイスのコンフィグレーション 3.3.2.2. マイクロプロセッサーを使用したJTAGシングル・デバイスのコンフィグレーション
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用したJTAGマルチデバイスのコンフィグレーション
4. デザインでのリセット・リリース・ Intel® FPGA IPの使用 x
4.1. Reset Release IP要件について 4.2. デザインでのReset Release IPのインスタンス化 4.3. PLLリセット信号のゲーティング 4.4. パーシャル・リコンフィグレーション (PR) を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. エンベデッド・メモリー・ブロックの初期条件 4.5.3. ステートマシン・ロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非HPSのリモート・システム・アップデート更新機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クアッドSPIフラッシュのレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート 5.7. RSUコンフィグレーションのデバッグ・ガイドライン
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. ASコンフィグレーションを使用したリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィグレーション・イメージ 5.1.4. リモート・システム・アップデートのコンフィグレーション手順 5.1.5. 破損したイメージからのRSUの回復 5.1.6. ファクトリー・アップデート・イメージによる更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド クアッドSPIフラッシュのリセット RSU SDMコマンドの使用例 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クアッドSPIフラッシュのレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクアッドSPIフラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準 (非RSU) イメージレイアウト 5.4.1.2. フラッシュ内のRSUイメージレイアウト – SDMの観点 5.4.1.3. RSUイメージレイアウト
5.4.1.2. フラッシュ内のRSUイメージレイアウト – SDMの観点 x
5.4.1.2.1. ファームウェアのバージョン情報
5.4.2. 詳細なクアッドSPIフラッシュレイアウト x
5.4.2.1. RSUイメージのサブパーティションのレイアウト 5.4.2.2. サブパーティション・テーブルのレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期RSUイメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージの生成 5.5.4. クアッドSPIオペレーションを実行するためのコマンド・シーケンス
5.5.1. 初期RSUイメージの生成 x
5.5.1.1. SOFファイルを使用した初期RSUイメージの生成 5.5.1.2. RBFファイルを使用した初期RSUイメージの生成
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. Agilex 7コンフィグレーション機能 x
6.1. デバイス・セキュリティー 6.2. Configuration via Protocol 6.3. パーシャル・リコンフィグレーション
7. Agilex 7デバッグガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. Agilex 7コンフィグレーション・アーキテクチャーの概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル・フォーマットの違い 7.5. SEUについて 7.6. 一意の64ビットチップIDの読み取り 7.7. Eタイル・トランシーバーがコンフィグレーションに失敗する場合 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング 7.9. コンフィグレーション・デバッガーツール
1. Agilex 7コンフィグレーション・ユーザーガイド
2. Agilex 7コンフィグレーションの詳細
3. Agilex 7コンフィグレーション・スキーム
4. デザインでのリセット・リリース・ Intel® FPGA IPの使用
5. リモート・システム・アップデート (RSU)
6. Agilex 7コンフィグレーション機能
7. Agilex 7デバッグガイド
8. Agilex 7 IPユーザーガイド・アーカイブ
9. Agilex 7コンフィグレーション・ユーザーガイドの改訂履歴

5.3.1. 操作コマンド

クアッドSPIフラッシュのリセット

重要: Agilex™ 7デバイスの場合、シリアルフラッシュまたはクアッドSPIフラッシュ・リセット・ピンを AS_nRST ピンに接続する必要があります。SDMは、QSPIリセットを完全に制御する必要があります。クアッドSPIリセットピンを外部ホストには接続しないでください。

RSU SDMコマンドの使用例

重要: すべてのRSU関連のSDMコマンド (RSU_IMAGE_UPDATE、RSU_GET_SPT、RSU_STATUS、およびRSU_NOTIFY) は、SDMがAS x4コンフィグレーション・モードを使用してQSPIフラッシュからRSUイメージをロードする場合にのみ有効です。
表 45.  コマンドのリストおよび説明
コマンド コード (16進数) コマンド長 14 応答長 14 説明
RSU_IMAGE_UPDATE 5C 2 0

ファクトリーまたはアプリケーション・イメージのいずれかであるデータソースからリコンフィグレーションをトリガーします。

このコマンドは、フラッシュ内のリコンフィグレーション・データ・アドレスを指定するための64ビットのオプションの引数を取ります。引数をIPに送信する際は、最初にビット[31:0]を送信し、次にビット[63:32]を送信します。この引数が指定されていない場合、その値は0と見なされます。

  • Bit [31:0]: アプリケーション・イメージの開始アドレス。
  • Bit [63:32]: 予約済み (0として書き込み)。

デバイスがこのコマンドを処理すると、デバイスのリコンフィグレーションに進む前に、応答ヘッダーを応答FIFOに返します。ホストPCまたはホスト・コントローラーが他の割り込みの処理を停止して応答ヘッダーデータの読み出しに集中し、コマンドが正常に完了したことを示していることを確認します。そうしないと、リコンフィグレーション・プロセスが開始されると、ホストPCまたはホスト・コントローラーが応答を受信できない場合があります。

デバイスがリコンフィグレーションを進めると、外部ホストとFPGA間のリンクが失われます。デザインでPCIeを使用する場合は、PCIeリンクを再列挙する必要があります。

重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定されている指示に従う必要があります。
RSU_GET_SPT 5A 0 4

RSU_GET_SPT は、RSUが使用する2つのサブ・パーティション表 (SPT0とSPT1) のクアッドSPIフラッシュの位置を取得します。

4ワードの応答には、次の情報が含まれます。
ワード 名前 説明
0 SPT0[63:32] クアッドSPIフラッシュのSPT0アドレスです。
1 SPT0[31:0]
2 SPT1[63:32] クアッドSPIフラッシュのSPT1アドレスです。
3 SPT1[31:0]
CONFIG_STATUS 4 0 6

最後のリコンフィグレーションの状態を報告します。このコマンドを使用し、コンフィグレーション中および終了後のコンフィグレーション状態を確認することができます。応答には次の情報が含まれます。
ワード 名前 説明
0 State 最新のコンフィグレーションに関連するエラーについて説明します。コンフィグレーション・エラーがない場合は0が返されます。
エラーフィールドには2つのフィールドがあります。
  • 上位16ビット: 主要なエラーコード
  • 下位16ビット: 軽微なエラーコード

詳細については、 Mailbox Client Intel® FPGA IPユーザーガイド Appendix: CONFIG_STATUS and RSU_STATUS Error Code Descriptionsを参照してください。

1 Quartus Version
19.4から21.2の間の Quartus® Prime開発ソフトウェアのバージョンで使用可能です。フィールドでは次のように表示されます。
  • Bit [31:28]: 最後に使用されたファームウェアまたは決定ファームウェア・コピーのインデックス。可能な値は0、1、2、および3です。
  • Bit [27:24]: 予約済み
  • Bit [23:16]: 値は「0」です。
Quartus® Prime開発ソフトウェアのバージョン21.3以降で使用可能です。Quartusバージョンでは次のように表示されます。
  • Bit [31:28]: 最後に使用されたファームウェアまたは決定ファームウェア・コピーのインデックス。可能な値は0、1、2、および3です。
  • Bit [27:24]: 予約済み
  • Bit [23:16]: Quartusのメジャーリリース番号
  • Bit [15:8]: Quartusのマイナーリリース番号
  • Bit [7:0]: Quartusの更新番号
例えば、 Quartus® Prime開発ソフトウェアのバージョン21.3.1において次の値が示すのは、Quartusのメジャーリリース番号とマイナーリリース番号、およびQuartusの更新番号です。
  • Bit [23:16] = 8'd21 = 8'h15
  • Bit [15:8] = 8'd3 = 8'h3
  • Bit [7:0] = 8'd1 = 8'h1
2 Pin status
  • Bit [31]: 現在の nSTATUS 出力値 (アクティブLow)
  • Bit [30]: 検出された nCONFIG 入力値 (アクティブLow)
  • Bit [29:8]: 予約済み
  • Bit [7:6]: コンフィグレーション・クロック・ソース
    • 01 = 内部オシレーター
    • 10 = OSC_CLK_1
  • Bit [5:3]: 予約済み
  • Bit [2:0]: 電源投入時の MSEL 値
3 ソフト機能の状態 SDMピンに機能が割り当てられているかどうかにかかわらず、各ソフト機能の値を含みます。
  • Bit [31:6]: 予約済み
  • Bit [5]: HPS_WARMRESET
  • Bit [4]: HPS_COLDRESET
  • Bit [3]: SEU_ERROR
  • Bit [2]: CVP_DONE
  • Bit [1]: INIT_DONE
  • Bit [0]: CONF_DONE
4 エラー位置 エラーの位置を含みます。エラーがなければ0を返します。
5 エラー詳細 エラーの詳細を含みます。エラーがなければ0を返します。
RSU_STATUS 5B 0 9 現在のリモート・システム・アップグレードの状態を報告します。このコマンドを使用し、コンフィグレーション中および終了後のコンフィグレーション状態を確認することができます。このコマンドは次の応答を返します。
ワード 名前 説明
0-1 Current image 現在実行中のアプリケーション・イメージのフラッシュオフセットです。
2-3 Failing image

最後に失敗したアプリケーション・イメージのフラッシュオフセットです。フラッシュメモリーに複数のイメージがある場合は、最初に失敗したイメージの値を格納します。値がすべて0であれば、失敗したイメージがないことを示します。失敗したイメージがない場合、続くワードのステータス情報に意味のあるデータは含まれていません。

注: AS x4からリコンフィグレーションするための nCONFIG の立ち上がりエッジでは、このフィールドはクリアされません。失敗したイメージに関する情報が更新されるのは、Mailbox Client Intel® FPGA IPが新しい RSU_IMAGE_UPDATE コマンドを受信し、更新イメージから正常にコンフィグレーションされた場合のみです。
4 State 失敗したイメージの失敗コードです。
エラーフィールドには2つの部分があります。
  • Bit [31:16]: 主要なエラーコード
  • Bit [15:0]: 軽微なエラーコード

失敗がない場合は0を返します。詳細については、 Mailbox Client Intel® FPGA IPユーザーガイド Appendix: CONFIG_STATUS and RSU_STATUS Error Code Descriptionsを参照してください。

5 Version

RSUインターフェイスのバージョンとエラーソースです。

詳細については、ハード・プロセッサー・システム (HPS) のリモート・システム・アップデート・ユーザーガイドを参照してください。

6 Error location 失敗したイメージのエラー位置を格納します。エラーがない場合は0を返します。
7 Error details 失敗したイメージのエラー詳細を格納します。エラーがない場合は0を返します。
8 Current image retry counter

現在のイメージに対して試行された再試行の数です。カウンターは最初は0です。カウンターは、最初の再試行後は1に設定され、2回目の再試行後には2に設定されます。

Quartus® Prime Settings File (.qsf) での再試行の最大数を指定します。コマンドは次のとおりです。set_global_assignment -name RSU_MAX_RETRY_COUNT 3。MAX_RETRY カウンターの有効な値は1から3です。使用可能な再試行の実際の数は MAX_RETRY -1 です。

This field was added in version 19.3 of the Quartus® Primeプロ・エディション software.

RSU_NOTIFY 5D 1 0
RSU_STATUS 応答のすべてのエラー情報をクリアし、再試行カウンターをリセットします。1ワードの引数には、次のフィールドがあります。
  • 0x00050000: 現在のリセット再試行カウンターをクリアします。現在の再試行カウンターをリセットすると、現在のイメージが初めて正常にロードされたかのように、カウンターがゼロに戻ります。
  • 0x00060000: エラーステータス情報をクリアします。
  • 他のすべての値は予約済みです。

このコマンドは、 Quartus® Primeプロ・エディション開発ソフトウェアの19.3より前のバージョンでは使用できません。

QSPI_OPEN 32 0 0

クアッドSPIへの排他的アクセスを要求します。この要求は、他のQSPI要求の前に発行します。クアッドSPIが使用されておらず、SDMがデバイスをコンフィグレーションしていない場合、SDMは要求を受け入れます。SDMがアクセスを許可した場合はOKを返します。OK応答を受信すると、フラッシュデバイスを選択するために QSPI_SET_CS コマンドを発行します。

SDMは、このメールボックスを使用するクライアントに排他的アクセスを許可します。他のクライアントは、QSPI_CLOSE コマンドを使用したアクティブなクライアントによりアクセスが閉じられるまで、クアッドSPIにアクセスできません。

SDM_IOピンを使用するQSPIフラッシュデバイスへのアクセスは、AS x4コンフィグレーション・スキーム、JTAGコンフィグレーション、およびAS x4コンフィグレーション用にコンパイルされたデザインにのみ使用可能です。 Avalon® ストリーミング・インターフェイス ( Avalon® ST) コンフィグレーションでは、QSPIフラッシュメモリーをGPIOピンに接続する必要があります。.

デフォルトでは、HPSのソフトウェア・コンフィグレーションでQSPIをディスエーブルしない限り、HPSを含むデザインでは、メールボックス・クライアントIPを介したクアッドSPIフラッシュメモリー・デバイスへのアクセスは使用できません。

重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定されている指示に従う必要があります。
QSPI_CLOSE 33 0 0 クアッドSPIインターフェイスへの排他的アクセスを閉じます。
重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定された指示に従う必要があります。
QSPI_SET_CS 34 1 0 チップ・セレクト・ラインを介して、接続されているクアッドSPIデバイスの1つを指定します。以下に説明するように、1語の引数を取ります。
  • Bits[31:28]: 選択するフラッシュデバイスです。以下の値は、それぞれの nCSO[3:0] ピンに対応します。
    • 値 4'h0000 は nCSO[0] に対応するフラッシュを選択します。
    • 値 4'h0001 は nCSO[1] に対応するフラッシュを選択します。
    • 値 4'h0002 は nCSO[2] に対応するフラッシュを選択します。
    • 値 4'h0003 は nCSO[3] に対応するフラッシュを選択します。
  • Bits[27:0]: 予約済み (0として書き込み)
注: Agilex 7デバイスは、nCSO[0] に接続されたクアッドSPIデバイスからのASコンフィグレーションに向けて1つのAS x4フラッシュメモリー・デバイスをサポートします。デバイスがユーザーモードに入ると、最大4つのAS x4フラッシュメモリーをMailbox Client Intel® FPGA IPまたはHPSと共にデータストレージとして使用できます。Mailbox Client Intel® FPGA IPまはたHPSは、クアッドSPIデバイスへのアクセスに nCSO[3:0] を使用することができます。

Agilex™ 7デバイスでのAS x4コンフィグレーション・スキーム実行中は、このコマンドはすべての QSPI_OPEN コマンドの後に必要です。

JTAGコンフィグレーション・スキーム実行中は、このコマンドはすべての QSPI_OPEN コマンドの後に必要です。

重要: クアッドSPIをリセットする際、クアッドSPIフラッシュのリセットで指定された手順に従う必要があります。
QSPI_READ 3A 2 N

接続されているクアッドSPIデバイスを読み出します。最大転送サイズは4キロバイト (KB) または1024ワードです。

2つの引数を取ります。
  • クアッドSPIフラッシュアドレス (1ワード)。アドレスはワード・アライメントされている必要があります。デバイスは、アライメントされていないアドレスに対して 0x1 のエラーコードを返します。
  • 読み出すワードの数 (1ワード)。
成功するとOKを返し、それに続いてクアッドSPIデバイスからの読み出しデータを返します。失敗応答の場合、エラーコードを返します。

部分的に読み出しが成功した場合、QSPI_READ が誤って OK ステータスを返すことがあります。

注: デバイス・コンフィグレーションの進行中は、QSPI_READ を実行することはできません。
重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定されている指示に従う必要があります。
QSPI_WRITE 39 2+N 0

クアッドSPIデバイスにデータを書き込みます。最大転送サイズは4キロバイト (KB) または1024ワードです。

3つの引数を取ります。
  • フラッシュ・アドレス・オフセット (1ワード)。書き込みアドレスはワード・アライメントされている必要があります。
  • 書き込むワードの数 (1ワード)。
  • 書き込まれるデータ (複数のワード)。
書き込みが成功すると、OK応答コードが返されます。

書き込み用のメモリーを準備するには、このコマンドを発行する前に QSPI_ERASE コマンドを使用してください。

注: デバイス・コンフィグレーションの進行中は、QSPI_WRITE コマンドを実行することはできません。
重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定されている指示に従う必要があります。
QSPI_ERASE 38 2 0 クアッドSPIデバイスの4/32/64 KBセクターを消去します。2つの引数を取ります。
  • 消去を開始するためのフラッシュ・アドレス・オフセット (1ワード)。消去するワード数に応じて、開始アドレスは次のようになります。
    • 消去するワード数が0x400の場合、4 KBのアライメント
    • 消去するワード数が0x2000の場合、32 KBのアライメント
    • 消去するワード数が0x4000の場合、64 KBのアライメント
    4/32/64 KB以外のアライメントされたアドレスに対してエラーを返します。
  • 消去するワード数は、次の倍数で指定されます。
    • 4 KB (100ワード) のデータを消去する0x400。このオプションは、最小消去サイズです。
    • 32 KB (500ワード) のデータを消去する0x2000
    • 64 KB (1000ワード) のデータを消去する0x4000
消去が成功すると、OK応答コードが返されます。
重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定された指示に従う必要があります。
QSPI_READ_DEVICE_REG 35 2 N クアッドSPIデバイスからレジスターを読み出します。最大読み出しは8バイトです。2つの引数を取ります。
  • 読み出しコマンドのオペコード。
  • 読み出すバイトの数。

読み出しが成功すると、OK応答コードが返され、それに続いてデバイスから読み出されたデータが返されます。読み出されたデータの戻り値は4バイトの倍数です。読み出すバイトが正確に4バイトの倍数でない場合は、次のワード境界まで4バイトの倍数でパディングされ、パディングされたビット値はゼロになります。

重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定された指示に従う必要があります。
QSPI_WRITE_DEVICE_REG 36 2+N 0 クアッドSPIのレジスターに書き込みます。最大書き込みは8バイトです。3つの引数を取ります。
  • 書き込みコマンドのオペコード。
  • 書き込むバイトの数。
  • 書き込むデータ。

セクター消去またはサブセクター消去を実行するには、次の例に示すように、シリアル・フラッシュ・アドレスを最上位バイト (MSB) から最下位バイト (LSB) の順序で指定する必要があります。

QSPI_WRITE_DEVICE_REG コマンドを使用してアドレス0x04FF0000のMicron 2ギガビット (Gb) フラッシュのセクターを消去するには、次に示すように、フラッシュアドレスをMSBからLSBの順序で書き込みます。

ヘッダー: 0x00003036

オペコード: 0x000000DC

書き込むバイトの数: 0x00000004

フラッシュアドレス: 0x0000FF04

書き込みが成功すると、OK応答コードが返されます。このコマンドは、4バイトの倍数ではないデータを次のワード境界にパディングします。このコマンドは、データにゼロを埋め込みます。

重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定された指示に従う必要があります。
QSPI_SEND_DEVICE_OP 37 1 0 コマンドオペコードをクアッドSPIに送信します。1つの引数を取ります。
  • クアッドSPIデバイスを送信するためのオペコード。

コマンドが成功すると、OK応答コードが返されます。

重要: クアッドSPIをリセットするときは、クアッドSPIフラッシュのリセット で指定された指示に従う必要があります。

For CONFIG_STATUS and RSU_STATUS major and minor error code descriptions, refer to Appendix: CONFIG_STATUS and RSU_STATUS Error Code Descriptions in the Mailbox Client Intel® FPGA IP User Guide .

関連情報
14 この数には、コマンドまたは応答ヘッダーは含まれません。
レベル 2 の表題