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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイルのフォーマット
3.1.5. Avalon-STシングル・デバイス・コンフィグレーション
3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: Parallel Flash Loader II Intel® FPGA IP (PFL II)
3.1.7.4.1. FPGA Avalon-STピンに対するParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン上の制約
3.1.7.4.2. QSPIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約
3.1.7.4.3. CFIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約
3.1.7.4.4. 他の入力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約
3.1.7.4.5. 他の出力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約
3.2.1. ASコンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュデバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 許容スキューについてのガイドライン
3.2.6. シリアル・フラッシュデバイスのプログラミング
3.2.7. シリアル・フラッシュメモリーのレイアウト
3.2.8. AS_CLK
3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. Quartus® Primeのプログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグ・ガイドライン
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4.1. Reset Release IP要件について
Agilex 7デバイスは、コア・ファブリック・ロジックを複数のセクターに分散するセクターベースの並列アーキテクチャーを使用します。デバイス・コンフィグレーションは、各ローカル・セクター・マネージャー (LSM) が独自のセクターをコンフィグレーションするのと並行して進行します。その結果、FPGAレジスターとコアロジックは、以前のファミリーで常にそうであったように、まったく同時にはリセットを終了することはありません。
クロック周波数、デバイスのサイズ、およびデザインの複雑さが継続的に増加しているため、リセットからのリリースにおけるわずかな違いの影響を考慮したリセット戦略が必要になっています。リセットリリースIntelFPGA IPは、デバイスが完全にユーザー モードに入るまで、制御回路をリセット状態に保持します。リセットリリースFPGA Ipは、デザインで使用するために内部 INIT_DONE 信号の反転バージョンである nINIT_DONE を生成します。
nINIT_DONE がLowでアサートされた後、すべてのロジックがユーザーモードになり、正常に動作します。nINIT_DONE 信号は、次のいずれかの方法で使用することができます。
- 外部または内部リセットをゲートします。
- トランシーバーおよびI/O PLLへのリセット入力をゲートします。
- エンベデッド・メモリー・ブロック、ステートマシン、シフトレジスターなどのデザインブロックの書き込みイネーブルをゲート制御します。
- デザインのレジスターリセット入力ポートを同期的に駆動します。
重要: デザインで複数のリセット リリースIntel FPGA IPインスタンスを使用する場合、nINIT_DONE 信号はSDMの同じソースから直接駆動されます。