Agilex™ 7コンフィグレーション・ユーザーガイド

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ID 683673
日付 4/01/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex 7コンフィグレーション・ユーザーガイド 2. Agilex 7コンフィグレーションの詳細 3. Agilex 7コンフィグレーション・スキーム 4. デザインでのリセット・リリース・ Intel® FPGA IPの使用 5. リモート・システム・アップデート (RSU) 6. Agilex 7コンフィグレーション機能 7. Agilex 7デバッグガイド 8. Agilex 7 IPユーザーガイド・アーカイブ 9. Agilex 7コンフィグレーション・ユーザーガイドの改訂履歴
1. Agilex 7コンフィグレーション・ユーザーガイド x
1.1. Agilex 7コンフィグレーションの概要 1.2. Agilex 7のコンフィグレーション・アーキテクチャー
1.1. Agilex 7コンフィグレーションの概要 x
1.1.1. コンフィグレーションおよび関連する信号 1.1.2. Agilex 7デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. Agilex 7のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー (SDM)
1.2.1. セキュア・デバイス・マネージャー (SDM) x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. Agilex 7 SoCデバイスの起動順序の指定
2. Agilex 7コンフィグレーションの詳細 x
2.1. Agilex 7コンフィグレーションのタイミング図 2.2. コンフィグレーション・フロー図 2.3. コンフィグレーションおよびリセットイベントに対するデバイスの応答 2.4. HPSとトランシーバーの追加クロック要件 2.5. Agilex 7のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. Agilex™ 7コンフィグレーション時間の見積もり 2.8. 圧縮された .sof ファイルの生成
2.5. Agilex 7のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSELの設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンを指定する 2.5.3.2. 兼用ピンの有効化 2.5.3.3. コンフィグレーション・ピンのI/O規格と機能 2.5.3.4. 電源管理とSmartVID用のSDM I/Oピン 2.5.3.5. パーシャル・リコンフィグレーション (PR) 用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンを指定する x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONE および INIT_DONE 2.5.3.1.4. SDM_IOピン
2.5.3.3. コンフィグレーション・ピンのI/O規格と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. コンフィグレーション・クロック・ソースの設定 2.6.2. OSC_CLK_1のクロック入力 OSC_CLK_1の要件 デバイスの電源を入れ直さずにデバイスの電源を入れ直さずにリコンフィグレーションするためのコンフィグレーション・クロック要件するためのコンフィグレーション・クロック要件 デバイス・パワーサイクルのコンフィグレーションにおけるコンフィグレーション・クロック要件
3. Agilex 7コンフィグレーション・スキーム x
3.1. Avalon-STコンフィグレーション 3.2. ASのコンフィグレーション 3.3. JTAGのコンフィグレーション
3.1. Avalon-STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイルのフォーマット 3.1.5. Avalon-STシングル・デバイス・コンフィグレーション 3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン 3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: Parallel Flash Loader II Intel® FPGA IP (PFL II)
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: Parallel Flash Loader II Intel® FPGA IP (PFL II) x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーションに向けたParallel Flash Loader II Intel® FPGA IPを使用したデザイン 3.1.7.3. Parallel Flash Loader II Intel® FPGA IPの生成 3.1.7.4. Parallel Flash Loader II Intel® FPGA IPの制約 3.1.7.5. Parallel Flash Loader II Intel® FPGA IPの使用 3.1.7.6. サポートされているフラッシュメモリー・デバイス
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ .pof への複数ページの実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFIフラッシュメモリー・デバイスでのページモードとオプションビットの実装
3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーションに向けたParallel Flash Loader II Intel® FPGA IPを使用したデザイン x
3.1.7.2.1. Parallel Flash Loader II Intel® FPGA IPパラメーター 3.1.7.2.2. Parallel Flash Loader II Intel® FPGA IP信号
3.1.7.3. Parallel Flash Loader II Intel® FPGA IPの生成 x
3.1.7.3.1. Parallel Flash Loader II Intel® FPGA IPを使用したAvalon-STの制御 3.1.7.3.2. Parallel Flash Loader II Intel® FPGA IPおよびフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングとコンフィグレーションに向けた単一のParallel Flash Loader II Intel® FPGA IPの作成 3.1.7.3.4. 個別のParallel Flash Loader II Intel® FPGA IP関数の作成
3.1.7.4. Parallel Flash Loader II Intel® FPGA IPの制約 x
3.1.7.4.1. FPGA Avalon-STピンに対するParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン上の制約 3.1.7.4.2. QSPIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約 3.1.7.4.3. CFIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約 3.1.7.4.4. 他の入力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約 3.1.7.4.5. 他の出力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約
3.1.7.5. Parallel Flash Loader II Intel® FPGA IPの使用 x
3.1.7.5.1. .sofファイルから .pofファイルへの変換 3.1.7.5.2. CPLDとフラッシュメモリー・デバイスのシーケンシャルなプログラミング 3.1.7.5.3. CPLDとフラッシュメモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュメモリー・デバイスの定義
3.2. ASのコンフィグレーション x
3.2.1. ASコンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュデバイスを使用するAS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. 許容スキューについてのガイドライン 3.2.6. シリアル・フラッシュデバイスのプログラミング 3.2.7. シリアル・フラッシュメモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. Quartus® Primeのプログラミング手順 3.2.11. ASコンフィグレーション・スキームのデバッグ・ガイドライン
3.2.5. 許容スキューについてのガイドライン x
3.2.5.1. 外部AS_DATAピンの最大許容スキュー遅延ガイドライン 3.2.5.2. nCSOピンの最大許容スキュー遅延ガイドライン
3.2.6. シリアル・フラッシュデバイスのプログラミング x
3.2.6.1. ASインターフェイスによるシリアル・フラッシュデバイスのプログラミング 3.2.6.2. JTAGインターフェイスを使用したシリアル・フラッシュデバイスのプログラミング
3.2.7. シリアル・フラッシュメモリーのレイアウト x
3.2.7.1. クアッドSPIフラッシュのバイトアドレス指定について
3.2.10. Quartus® Primeのプログラミング手順 x
3.2.10.1. Programming File Generatorを使用したプログラミング・ファイルの生成 3.2.10.2. シリアル・フラッシュデバイスへの .pof ファイルのプログラミング 3.2.10.3. シリアル・フラッシュデバイスへの .jic ファイルのプログラミング
3.3. JTAGのコンフィグレーション x
3.3.1. JTAG コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGデバイスのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAGコンフィグレーション・スキームのデバッグ・ガイドライン
3.3.2. JTAGデバイスのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブル接続を使用したJTAGシングル・デバイスのコンフィグレーション 3.3.2.2. マイクロプロセッサーを使用したJTAGシングル・デバイスのコンフィグレーション
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用したJTAGマルチデバイスのコンフィグレーション
4. デザインでのリセット・リリース・ Intel® FPGA IPの使用 x
4.1. Reset Release IP要件について 4.2. デザインでのReset Release IPのインスタンス化 4.3. PLLリセット信号のゲーティング 4.4. パーシャル・リコンフィグレーション (PR) を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. エンベデッド・メモリー・ブロックの初期条件 4.5.3. ステートマシン・ロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非HPSのリモート・システム・アップデート更新機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クアッドSPIフラッシュのレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート 5.7. RSUコンフィグレーションのデバッグ・ガイドライン
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. ASコンフィグレーションを使用したリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィグレーション・イメージ 5.1.4. リモート・システム・アップデートのコンフィグレーション手順 5.1.5. 破損したイメージからのRSUの回復 5.1.6. ファクトリー・アップデート・イメージによる更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クアッドSPIフラッシュのレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクアッドSPIフラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準 (非RSU) イメージレイアウト 5.4.1.2. フラッシュ内のRSUイメージレイアウト – SDMの観点 5.4.1.3. RSUイメージレイアウト
5.4.1.2. フラッシュ内のRSUイメージレイアウト – SDMの観点 x
5.4.1.2.1. ファームウェアのバージョン情報
5.4.2. 詳細なクアッドSPIフラッシュレイアウト x
5.4.2.1. RSUイメージのサブパーティションのレイアウト 5.4.2.2. サブパーティション・テーブルのレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期RSUイメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージの生成 5.5.4. クアッドSPIオペレーションを実行するためのコマンド・シーケンス
5.5.1. 初期RSUイメージの生成 x
5.5.1.1. SOFファイルを使用した初期RSUイメージの生成 5.5.1.2. RBFファイルを使用した初期RSUイメージの生成
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. Agilex 7コンフィグレーション機能 x
6.1. デバイス・セキュリティー 6.2. Configuration via Protocol 6.3. パーシャル・リコンフィグレーション
7. Agilex 7デバッグガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. Agilex 7コンフィグレーション・アーキテクチャーの概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル・フォーマットの違い 7.5. SEUについて 7.6. 一意の64ビットチップIDの読み取り 7.7. Eタイル・トランシーバーがコンフィグレーションに失敗する場合 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング 7.9. コンフィグレーション・デバッガーツール
1. Agilex 7コンフィグレーション・ユーザーガイド
2. Agilex 7コンフィグレーションの詳細
3. Agilex 7コンフィグレーション・スキーム
4. デザインでのリセット・リリース・ Intel® FPGA IPの使用
5. リモート・システム・アップデート (RSU)
6. Agilex 7コンフィグレーション機能
7. Agilex 7デバッグガイド
8. Agilex 7 IPユーザーガイド・アーカイブ
9. Agilex 7コンフィグレーション・ユーザーガイドの改訂履歴

2.6.2. OSC_CLK_1のクロック入力

OSC_CLK_1の要件

OSC_CLK_1 入力クロックを外部クロックソースで駆動し、 Quartus® Prime開発ソフトウェアで OSC_CLK_1 をイネーブルすると、デバイスはコンフィグレーション・ビットストリームの大部分を250MHz でロードします。。Agilex 7デバイスには、 160MHz - 230MHz の周波数でコンフィグレーション・プロセスを実行する OSC_CLK_1 に加えて、内部オシレーターが含まれています。 Agilex 7 は、常にこの内部オシレーターを使用して、ビットストリームの最初のセクションを最大 512キロバイト (KB) までロードします。SDMは、残りのデバイス・コンフィグレーションにいずれかのクロックソースを使用できます。内部オシレーターを使用する場合、OSC_CLK_1 を未接続のままにすることができます。トランシーバー、EMIF、MIPI、およびPHY Liteインターフェイスを使用する場合、このピンに外部クロックを提供し、 Quartus® Prime開発ソフトウェアのコンフィグレーション・クロックとして OSC_CLK_1 をイネーブルする必要があります。

コンフィグレーションに向けて OSC_CLK_1 を指定する場合、OSC_CLK_1 クロックは安定したフリーランニングのクロックでなければなりません。

ASコンフィグレーション・スキームを指定し、nCONFIG がHighでプルされている場合、デバイスがPOR状態を抜けるとSDMはコンフィグレーションを開始します。SDMがクアッドSPIフラッシュからビットストリームをロードし始める前に OSC_CLK_1 クロックが利用可能であることを確認するか、VCCIO_SDM が通常の電圧レベルにランプアップする前、あるいはそれと同時に安定したフリーランニング・クロックを供給する必要があります。

注:

コンフィグレーションのクロックソースとして OSC_CLK_1 を選択すると、次の条件下でデバイス・コンフィグレーションが失敗する場合があります。

  • OSC_CLK_1 ピンの駆動に失敗したか、中断または周波数の変更により、OSC_CLK_1 が安定せず、フリーランニングではありません。
  • OSC_CLK_1 ピンが正しくない周波数で駆動されています。次の入力リファレンス・クロック周波数のいずれかを選択して、OSC_CLK_1 ピンを駆動します。
    • 25 MHz
    • 100 MHz
    • 125 MHz

Agilex 7デバイスは、OSC_CLK_1 ソースクロック周波数を乗算して、コンフィグレーション用に250MHz のクロックを生成します。OSC_CLK_1 ソースを使用することで、最速のコンフィグレーションが可能になります。 Quartus® Prime開発ソフトウェアを使用して、この周波数を設定する手順については、コンフィグレーション・クロック・ソースの設定を参照してください。

デバイスの電源を入れ直さずにデバイスの電源を入れ直さずにリコンフィグレーションするためのコンフィグレーション・クロック要件するためのコンフィグレーション・クロック要件

コンフィグレーションに向けて OSC_CLK_1 を指定し、Agilex 7デバイスの電源を切らずにリコンフィグレーションすると、デバイスは OSC_CLK_1 だけをリコンフィグレーションできます。この場合、OSC_CLK_1 はフリーランニング・クロックである必要があります。

デバイス・パワーサイクルのコンフィグレーションにおけるコンフィグレーション・クロック要件

パワーダウン後にコンフィグレーションに向けて OSC_CLK_1 を指定すると、Agilex 7 デバイスはビットストリームの最初のセクションのロードには内部オシレーターを使用し、残りのセクションには OSC_CLK_1 を使用します。

レベル 2 の表題