Agilex™ 7コンフィグレーション・ユーザーガイド

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ID 683673
日付 4/01/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex 7コンフィグレーション・ユーザーガイド 2. Agilex 7コンフィグレーションの詳細 3. Agilex 7コンフィグレーション・スキーム 4. デザインでのリセット・リリース・ Intel® FPGA IPの使用 5. リモート・システム・アップデート (RSU) 6. Agilex 7コンフィグレーション機能 7. Agilex 7デバッグガイド 8. Agilex 7 IPユーザーガイド・アーカイブ 9. Agilex 7コンフィグレーション・ユーザーガイドの改訂履歴
1. Agilex 7コンフィグレーション・ユーザーガイド x
1.1. Agilex 7コンフィグレーションの概要 1.2. Agilex 7のコンフィグレーション・アーキテクチャー
1.1. Agilex 7コンフィグレーションの概要 x
Avalon-ST JTAG CvP AS通常モード AS高速モード 1.1.1. コンフィグレーションおよび関連する信号 1.1.2. Agilex 7デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. Agilex 7のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャー (SDM)
1.2.1. セキュア・デバイス・マネージャー (SDM) x
1.2.1.1. SDMファームウェアの更新 1.2.1.2. Agilex 7 SoCデバイスの起動順序の指定
2. Agilex 7コンフィグレーションの詳細 x
2.1. Agilex 7コンフィグレーションのタイミング図 2.2. コンフィグレーション・フロー図 2.3. コンフィグレーションおよびリセットイベントに対するデバイスの応答 2.4. HPSとトランシーバーの追加クロック要件 2.5. Agilex 7のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. Agilex™ 7コンフィグレーション時間の見積もり 2.8. 圧縮された .sof ファイルの生成
2.5. Agilex 7のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSELの設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンを指定する 2.5.3.2. 兼用ピンの有効化 2.5.3.3. コンフィグレーション・ピンのI/O規格と機能 2.5.3.4. 電源管理とSmartVID用のSDM I/Oピン 2.5.3.5. パーシャル・リコンフィグレーション (PR) 用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンを指定する x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONE および INIT_DONE 2.5.3.1.4. SDM_IOピン
2.5.3.3. コンフィグレーション・ピンのI/O規格と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. コンフィグレーション・クロック・ソースの設定 2.6.2. OSC_CLK_1のクロック入力
3. Agilex 7コンフィグレーション・スキーム x
3.1. Avalon-STコンフィグレーション 3.2. ASのコンフィグレーション 3.3. JTAGのコンフィグレーション
3.1. Avalon-STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイルのフォーマット 3.1.5. Avalon-STシングル・デバイス・コンフィグレーション 3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン 3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: Parallel Flash Loader II Intel® FPGA IP (PFL II)
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: Parallel Flash Loader II Intel® FPGA IP (PFL II) x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーションに向けたParallel Flash Loader II Intel® FPGA IPを使用したデザイン 3.1.7.3. Parallel Flash Loader II Intel® FPGA IPの生成 3.1.7.4. Parallel Flash Loader II Intel® FPGA IPの制約 3.1.7.5. Parallel Flash Loader II Intel® FPGA IPの使用 3.1.7.6. サポートされているフラッシュメモリー・デバイス
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ .pof への複数ページの実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFIフラッシュメモリー・デバイスでのページモードとオプションビットの実装
3.1.7.2. Avalon-STシングル・デバイス・コンフィグレーションに向けたParallel Flash Loader II Intel® FPGA IPを使用したデザイン x
3.1.7.2.1. Parallel Flash Loader II Intel® FPGA IPパラメーター 3.1.7.2.2. Parallel Flash Loader II Intel® FPGA IP信号
3.1.7.3. Parallel Flash Loader II Intel® FPGA IPの生成 x
3.1.7.3.1. Parallel Flash Loader II Intel® FPGA IPを使用したAvalon-STの制御 3.1.7.3.2. Parallel Flash Loader II Intel® FPGA IPおよびフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングとコンフィグレーションに向けた単一のParallel Flash Loader II Intel® FPGA IPの作成 3.1.7.3.4. 個別のParallel Flash Loader II Intel® FPGA IP関数の作成
3.1.7.4. Parallel Flash Loader II Intel® FPGA IPの制約 x
3.1.7.4.1. FPGA Avalon-STピンに対するParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン上の制約 3.1.7.4.2. QSPIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約 3.1.7.4.3. CFIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約 3.1.7.4.4. 他の入力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約 3.1.7.4.5. 他の出力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約
3.1.7.5. Parallel Flash Loader II Intel® FPGA IPの使用 x
3.1.7.5.1. .sofファイルから .pofファイルへの変換 3.1.7.5.2. CPLDとフラッシュメモリー・デバイスのシーケンシャルなプログラミング 3.1.7.5.3. CPLDとフラッシュメモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュメモリー・デバイスの定義
3.2. ASのコンフィグレーション x
3.2.1. ASコンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュデバイスを使用するAS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. 許容スキューについてのガイドライン 3.2.6. シリアル・フラッシュデバイスのプログラミング 3.2.7. シリアル・フラッシュメモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. Quartus® Primeのプログラミング手順 3.2.11. ASコンフィグレーション・スキームのデバッグ・ガイドライン
3.2.5. 許容スキューについてのガイドライン x
3.2.5.1. 外部AS_DATAピンの最大許容スキュー遅延ガイドライン 3.2.5.2. nCSOピンの最大許容スキュー遅延ガイドライン
3.2.6. シリアル・フラッシュデバイスのプログラミング x
3.2.6.1. ASインターフェイスによるシリアル・フラッシュデバイスのプログラミング 3.2.6.2. JTAGインターフェイスを使用したシリアル・フラッシュデバイスのプログラミング
3.2.7. シリアル・フラッシュメモリーのレイアウト x
3.2.7.1. クアッドSPIフラッシュのバイトアドレス指定について
3.2.10. Quartus® Primeのプログラミング手順 x
3.2.10.1. Programming File Generatorを使用したプログラミング・ファイルの生成 3.2.10.2. シリアル・フラッシュデバイスへの .pof ファイルのプログラミング 3.2.10.3. シリアル・フラッシュデバイスへの .jic ファイルのプログラミング
3.3. JTAGのコンフィグレーション x
3.3.1. JTAG コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGデバイスのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAGコンフィグレーション・スキームのデバッグ・ガイドライン
3.3.2. JTAGデバイスのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブル接続を使用したJTAGシングル・デバイスのコンフィグレーション 3.3.2.2. マイクロプロセッサーを使用したJTAGシングル・デバイスのコンフィグレーション
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用したJTAGマルチデバイスのコンフィグレーション
4. デザインでのリセット・リリース・ Intel® FPGA IPの使用 x
4.1. Reset Release IP要件について 4.2. デザインでのReset Release IPのインスタンス化 4.3. PLLリセット信号のゲーティング 4.4. パーシャル・リコンフィグレーション (PR) を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. エンベデッド・メモリー・ブロックの初期条件 4.5.3. ステートマシン・ロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非HPSのリモート・システム・アップデート更新機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クアッドSPIフラッシュのレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート 5.7. RSUコンフィグレーションのデバッグ・ガイドライン
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. ASコンフィグレーションを使用したリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィグレーション・イメージ 5.1.4. リモート・システム・アップデートのコンフィグレーション手順 5.1.5. 破損したイメージからのRSUの回復 5.1.6. ファクトリー・アップデート・イメージによる更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クアッドSPIフラッシュのレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクアッドSPIフラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準 (非RSU) イメージレイアウト 5.4.1.2. フラッシュ内のRSUイメージレイアウト – SDMの観点 5.4.1.3. RSUイメージレイアウト
5.4.1.2. フラッシュ内のRSUイメージレイアウト – SDMの観点 x
5.4.1.2.1. ファームウェアのバージョン情報
5.4.2. 詳細なクアッドSPIフラッシュレイアウト x
5.4.2.1. RSUイメージのサブパーティションのレイアウト 5.4.2.2. サブパーティション・テーブルのレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期RSUイメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージの生成 5.5.4. クアッドSPIオペレーションを実行するためのコマンド・シーケンス
5.5.1. 初期RSUイメージの生成 x
5.5.1.1. SOFファイルを使用した初期RSUイメージの生成 5.5.1.2. RBFファイルを使用した初期RSUイメージの生成
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. Agilex 7コンフィグレーション機能 x
6.1. デバイス・セキュリティー 6.2. Configuration via Protocol 6.3. パーシャル・リコンフィグレーション
7. Agilex 7デバッグガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. Agilex 7コンフィグレーション・アーキテクチャーの概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル・フォーマットの違い 7.5. SEUについて 7.6. 一意の64ビットチップIDの読み取り 7.7. Eタイル・トランシーバーがコンフィグレーションに失敗する場合 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング 7.9. コンフィグレーション・デバッガーツール
1. Agilex 7コンフィグレーション・ユーザーガイド
2. Agilex 7コンフィグレーションの詳細
3. Agilex 7コンフィグレーション・スキーム
4. デザインでのリセット・リリース・ Intel® FPGA IPの使用
5. リモート・システム・アップデート (RSU)
6. Agilex 7コンフィグレーション機能
7. Agilex 7デバッグガイド
8. Agilex 7 IPユーザーガイド・アーカイブ
9. Agilex 7コンフィグレーション・ユーザーガイドの改訂履歴

1.1. Agilex 7コンフィグレーションの概要

全てのAgilex 7FPGA & SoCデバイスには、 FPGAのコンフィグレーションとセキュリティーを管理するためのセキュア・デバイス・マネージャー (SDM) が含まれています。 SDMは、デバイス・コンフィグレーション用のフェイルセーフで強力に認証されたプログラム可能なセキュリティー・モードを提供します。以前のFPGAファミリーには、デバイス・コンフィグレーションを管理するための固定ステートマシンが含まれています。

Quartus® Prime開発ソフトウェアは、リモート攻撃と物理攻撃の両方から機密データ、知的財産、およびデバイス自体を保護するための柔軟で堅牢なセキュリティー機能も提供します。コンフィグレーション・ビットストリーム認証は、ファームウェアとコンフィグレーション・ビットストリームが信頼できるソースからのものであることを保証します。暗号化は知的財産の盗難を防ぎます。 Quartus® Prime開発ソフトウェアはFPGAビットストリームも圧縮し、FPGAビットストリームを格納しているオンボードクアッドSPIフラッシュデバイスなどのメモリー使用率を削減します。

Intelの観点からのコンフィグレーション・スキームについて説明します。Agilex 7デバイスは、アクティブおよびパッシブ・コンフィグレーション・スキームをサポートしています。アクティブ・コンフィグレーション・スキームでは、FPGAがマスターとして機能し、外部メモリーがスレーブデバイスとして機能します。パッシブ・コンフィグレーション・スキームでは、外部ホストがマスターとして機能し、コンフィグレーションを制御します。FPGAはスレーブデバイスとして機能します。Agilex 7のコンフィグレーション・スキームはすべて、デザイン・セキュリティーおよびパーシャル・リコンフィグレーションをサポートします。Agilex 7のアクティブ・コンフィグレーション・スキームはすべて、クアッドSPIフラッシュメモリーを使用したリモート・システム・アップデート (RSU) をサポートしています。パッシブ・コンフィグレーション・スキームでRSUを実装するには、外部コントローラーでコンフィグレーション・ビットストリームを格納および駆動する必要があります。

Agilex 7デバイスは、以下のコンフィグレーション・スキームをサポートしています。

  • Avalon® streaming ( Avalon® -ST)
  • JTAG
  • Configuration via Protocol (CvP)
  • アクティブシリアル (AS) の通常モードと高速モード
表 1.   Agilex 7デバイスのコンフィグレーション・スキーム、データ幅、および MSEL
コンフィグレーション・スキーム データ幅 （ビット） MSEL[2:0]
パッシブ Avalon® -ST 32 000
16 101
8 110
JTAG 1 111
Configuration via Protocol (CvP) x8、x16レーン1

0012

アクティブ AS - 高速モード

4

001
AS - 通常モード 4 011

Avalon-ST

Avalon® -STコンフィグレーション・スキームは、パッシブ・コンフィグレーション・スキームです。 Avalon® -STは、Agilex 7デバイスにおける最速のコンフィグレーション・スキームです。 Avalon® -STコンフィグレーションは、x8、x16、およびx32のモードをサポートします。x16ビット・モードおよびx32ビット・モードでは、コンフィグレーションに汎用I/O (GPIO) を使用します。x8ビット・モードでは、専用のSDM I/Oピンを使用します。

注: AVST_data[15:0]、AVST_data[31:0]、AVST_clk、およびAVST_validは、1.2V で動作する兼用GPIOを使用します。これらのピンは、デバイスがユーザーモードに入ると、通常のI/Oとして使用することができます。

Avalon® -STでは、AVST_READYピンおよびAVST_VALIDピンを使用してバックプレッシャーをサポートします。着信ビットストリームを伸張する時間は変動するため、Agilex 7デバイスへのデータ転送にはバックプレッシャーのサポートが必要です。 Avalon® -STの詳細については、 Avalon® インターフェイスの仕様書を参照してください。

JTAG

Agilex 7デバイスは、専用のJTAGピンを使用してコンフィグレーションすることができます。JTAGポートは、多くの便利なツールや機能へのシームレスなアクセスを提供します。Agilex 7のコンフィグレーション以外にも、JTAGポートはSignal Tapやシステム・コンソール・ツールでのデバッグに使用することができます。

JTAGポートの優先順位は最も高く、MSELピンの設定を上書きします。そのため、セキュリティー上の理由でJTAGを無効にしていない限り、MSELピンで異なるコンフィグレーション・スキームを指定している場合でも、JTAGを介してAgilex 7デバイスをコンフィグレーションすることが可能です。

CvP

CvPは外部 PCIe* ホストデバイスをルートポートとして使用し、 PCIe* リンクを介してAgilex 7デバイスをコンフィグレーションします。x16までの PCIe* リンクを指定することができます。Agilex 7デバイスでは、CvP initializationとCvP updateの2つのCvPモードがサポートされています。
注: 通常、 PCIe* リンク幅ではなく、デバイスの内部コンフィグレーション・データ・パスのデータレートによって制限されます。最大データレートは、 PCIe* の世代とレーン数によって異なります。
CvPの初期化プロセスには、次の2つの手順が含まれます。
  1. ボードの電源投入時に、CvPはAS x4モードでクアッドSPIメモリを使用してFPGAをペリフェラル・イメージでコンフィグレーションし、 PCIe* IPを含むCvPインターフェイスを有効にします。 PCIe* リンク・トレーニングでは、コア・ファブリックがコンフィグレーションする前にCvP PCIe* IPの PCIe* リンクを確立します。
  2. ホストデバイスはCvP PCIe* リンクを使用し、コア・ファブリックでデザインをコンフィグレーションします。

CvP更新モードでは、それまでのフルチップ・コンフィグレーションまたはCvP初期化コンフィグレーションですでに確立済みの PCIe* リンクを使用してFPGAコアイメージを更新します。Agilex 7がユーザーモードに入ると、CvP更新モードを使用してFPGAファブリックをリコンフィグレーションすることができます。このモードには次の利点があります。

  • コア・アルゴリズムのロジックブロックの変更
  • リリースプロセスの一環として、標準アップデートに向けたメカニズムを提供
  • 複雑なシステムの一部であるさまざまなコンポーネント用コア・プロセシングカスタマイズ

Agilex 7 SoCデバイスでは、CvPはFPGA先行のコンフィグレーション・モードでのみサポートされています。

AS通常モード

アクティブシリアル (AS) x4またはQuad SPI (QSPI) は、3バイトおよび4バイトのアドレス指定が可能なフラッシュメモリーをサポートするアクティブ・コンフィグレーション・スキームです。電源投入時に、SDMはブートROMからブートします。ここでは3バイトのアドレス指定を使用してコンフィグレーション・ファームウェアをQuad SPIフラッシュからロードします。コンフィグレーション・ファームウェアがロードされると、Quad SPIフラッシュは4バイトのアドレス指定を使用して動作し、残りのコンフィグレーション・プロセスを行います。

AS高速モード

AS通常モードと高速モードの唯一の違いは、コンフィグレーションを開始する前に、10ms の遅延が生じないことです。 PCIe* のリンクアップ要件、または厳格なタイミング要件をともなうシステムのパワーアップ要件には、このモードを使用します。

AS高速モードでは、リセットが終了するとすぐにAgilex 7デバイスはフラッシュメモリーにアクセスするため、電源投入シーケンスでクアッドSPIフラッシュメモリーがSDMより前にリセットを終了していることを確認してください。電源は、Agilex 7デバイスと外部AS x4フラッシュデバイスに対して同等に高速なランプアップが適用できる必要があります。この要件を満たさない場合、SDMはメモリーが不明であると判断するため、コンフィグレーションは失敗します。

注: Agilex™ 7 AGF 019/023/035/040、AGI 019/023/035/040、およびAGM 032/039デバイスでは、コンフィグレーションを開始する前に10ms の遅延が発生します。この遅延を回避する情報は、Intel Premier Supportにコンタクトし、ID #15015203262とお伝えください。

セクションの内容
コンフィグレーションおよび関連する信号
Agilex 7デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル

関連情報
1 詳細は、 Agilex 7 Configuration via Protocol (CvP) 実装ユーザーガイドを参照してください。
2 CvPを使用してコアイメージをコンフィグレーションする前に、ASスキームを介してペリフェラルイメージまたはフル・イメージ・コンフィグレーションのいずれかをコンフィグレーションする必要があります。CvPコアイメージは、PCIeリンクを介してホストによりロードされます。これはパッシブ・コンフィグレーション・スキームです。
レベル 2 の表題