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3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ
3.1.2. Avalon-STデバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイルのフォーマット
3.1.5. Avalon-STシングル・デバイス・コンフィグレーション
3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: Parallel Flash Loader II Intel® FPGA IP (PFL II)
3.1.7.4.1. FPGA Avalon-STピンに対するParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン上の制約
3.1.7.4.2. QSPIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約
3.1.7.4.3. CFIフラッシュ使用時にParallel Flash Loader II Intel® FPGA IPで推奨されるデザイン制約
3.1.7.4.4. 他の入力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約
3.1.7.4.5. 他の出力ピンに向けたParallel Flash Loader II Intel® FPGA IPで推奨される制約
3.2.1. ASコンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュデバイスを使用するAS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. 許容スキューについてのガイドライン
3.2.6. シリアル・フラッシュデバイスのプログラミング
3.2.7. シリアル・フラッシュメモリーのレイアウト
3.2.8. AS_CLK
3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. Quartus® Primeのプログラミング手順
3.2.11. ASコンフィグレーション・スキームのデバッグ・ガイドライン
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3.1.7.1.2. フラッシュ .pof への複数ページの実装
Parallel Flash Loader II Intel® FPGA IPは、フラッシュメモリー・ブロックに最大8ページでコンフィグレーション・データを格納します。
ページの合計数と各ページサイズは、フラッシュの集積度に依存します。デザインをページに格納するためのガイドラインを次に示します。
- 異なるFPGAチェーンのデザインは、異なるページにかならず保存します。
- 1つのFPGAチェーンの異なるデザインは、単一ページまたは複数ページに格納することが選択できます。
- FPGAチェーンのデザインを単一ページに格納する場合、デザインの順序はJTAGチェーンのデバイス順序と一致する必要があります。
生成された .sof を使用し、フラッシュメモリー・デバイスの .pof を作成します。.sof から .pof への変換には、次のアドレスモードが利用可能です。
- Blockモード - ページの開始アドレスと終了アドレスを指定できます。
- Startモード - 開始アドレスのみ指定できます。各ページの開始アドレスは、 8KB境界の上に配置できます。最初の有効な開始アドレスが 境界の上に配置できます。最初の有効な開始アドレスが 0×000000 場合、次の有効な開始アドレスは 0×2000 のインクリメントとなります。
- Autoモード - Quartus® Prime開発ソフトウェアがページの開始アドレスを自動で決定します。 Quartus® Prime開発ソフトウェアは、128KB 境界の上にページをアライメントします。例えば、最初の有効な開始アドレスが 0x000000 の場合、次の有効な開始アドレスは 0x20000 のインクリメントとなります。