インテル® Cyclone® 10 GXコアファブリックおよび汎用I/Oハンドブック

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ID 683775
日付 8/13/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Cyclone® 10 GXデバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール 2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・ブロック 3. インテル® Cyclone® 10 GXデバイスにおける可変精度 DSP ブロック 4. インテル® Cyclone® 10 GXデバイスにおけるクロック・ネットワークおよび PLL 5. インテル® Cyclone® 10 GX デバイスにおけるI/Oと高速I/O 6. インテル® Cyclone® 10 GX デバイスにおける外部メモリー・インターフェイス 7. インテル® Cyclone® 10 GXデバイスのコンフィグレーション、デザインのセキュリティー、およびリモート・システム・アップグレード 8. インテル® Cyclone® 10 GXデバイスにおける SEUの緩和 9. インテル® Cyclone® 10 GXデバイスでのJTAGバウンダリー・スキャン・テスト 10. インテル® Cyclone® 10 GXデバイスにおけるパワー・マネジメント
1. インテル® Cyclone® 10 GXデバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール x
1.1. LAB 1.2. ALM 動作モード 1.3. LAB 消費電力管理手法 1.4. インテル® Cyclone® デバイスのロジックアレイ・ブロックおよびアダプティブ・ロジック・モジュール
1.1. LAB x
1.1.1. MLAB 1.1.2. ローカル・インターコネクトおよびダイレクト・リンク・インターコネクト 1.1.3. 共有演算チェーン・インターコネクトおよびキャリー・チェーン・インターコネクト 1.1.4. LAB コントロール信号 1.1.5. ALM リソース 1.1.6. ALM 出力
1.2. ALM 動作モード x
1.2.1. ノーマルモード 1.2.2. 拡張 LUT モード 1.2.3. 演算モード 1.2.4. 共有演算モード
2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・ブロック x
2.1. エンベデッド・メモリーの種類 2.2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン 2.3. エンベデッド・メモリーの機能 2.4. エンベデッド・メモリー・モード 2.5. エンベデッド・メモリーのクロッキング・モード 2.6. メモリーブロックでのパリティービット 2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル 2.8. メモリーブロックのパックモード・サポート 2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート 2.10. メモリーブロックの非同期クリアー 2.11. メモリーブロック誤り訂正コードのサポート 2.12. インテル® Cyclone® デバイスにおけるエンベデッド・メモリーブロックの改訂履歴
2.1. エンベデッド・メモリーの種類 x
2.1.1. インテル® Cyclone® 10 GXデバイスに搭載されたエンベデッド・メモリーの容量
2.2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン x
2.2.1. メモリーブロックの選択の検討事項 2.2.2. ガイドライン : 外部の競合解決を実装する 2.2.3. ガイドライン : Read-During-Write 動作をカスタマイズする 2.2.4. ガイドライン : パワーアップ状態およびメモリーの初期化 2.2.5. ガイドライン : クロッキングをコントロールして消費電力を削減する
2.2.3. ガイドライン : Read-During-Write 動作をカスタマイズする x
2.2.3.1. 同一ポートの Read-During-Write モード 2.2.3.2. 混合ポートの Read-During-Write モード
2.4. エンベデッド・メモリー・モード x
2.4.1. シングルポート・モードでのエンベデッド・メモリー・コンフィグレーション 2.4.2. デュアルポート・モードでのエンベデッド・メモリー・コンフィグレーション
2.5. エンベデッド・メモリーのクロッキング・モード x
2.5.1. 各メモリーモードでのクロッキング・モード 2.5.2. クロッキング・モードでの非同期クリアー 2.5.3. 同時の読み取り / 書き込みでの出力読み取りデータ 2.5.4. クロッキング・モードでの独立クロックイネーブル
2.5.1. 各メモリーモードでのクロッキング・モード x
2.5.1.1. シングル・クロック・モード 2.5.1.2. 読み取り / 書き込みクロックモード 2.5.1.3. 入力 / 出力クロックモード 2.5.1.4. 独立クロックモード
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル x
2.7.1. メモリーブロックでのバイト・イネーブル・コントロール 2.7.2. データバイト出力 2.7.3. RAMブロックの動作
2.11. メモリーブロック誤り訂正コードのサポート x
2.11.1. 誤り訂正コードの真理値表
3. インテル® Cyclone® 10 GXデバイスにおける可変精度 DSP ブロック x
3.1. インテル® Cyclone® 10 GXデバイスでサポートされる動作モード 3.2. リソース 3.3. デザインの検討事項 3.4. ブロック・アーキテクチャー 3.5. 動作モードの説明 3.6. インテル® Cyclone® デバイスの可変精度DSPブロック
3.1. インテル® Cyclone® 10 GXデバイスでサポートされる動作モード x
3.1.1. 特性
3.3. デザインの検討事項 x
3.3.1. 動作モード 3.3.2. 固定小数点演算での内部係数とプリアダー 3.3.3. 固定小数点演算でのアキュムレーター 3.3.4. チェーンアウト加算器 3.3.5. DSPブロックカスケード制限 インテル® Cyclone® 10 GX デバイス
3.3.4. チェーンアウト加算器 x
3.3.4.1. リソース
3.4. ブロック・アーキテクチャー x
3.4.1. 入力レジスターバンク 3.4.2. パイプライン・レジスター 3.4.3. 固定小数点演算でのプリアダー 3.4.4. 固定小数点演算での内部係数 3.4.5. マルチプライヤー数 3.4.6. 加算器 3.4.7. 固定小数点演算のアキュムレーターとチェーンアウト加算器 3.4.8. 固定小数点演算のシストリック・レジスター 3.4.9. 固定小数点演算のダブル累算レジスター 3.4.10. 出力レジスターバンク
3.4.1. 入力レジスターバンク x
3.4.1.1. 固定小数点演算の遅延レジスターの 2 セット
3.5. 動作モードの説明 x
3.5.1. 固定小数点演算の動作モード 3.5.2. 浮動小数点演算の動作モード
3.5.1. 固定小数点演算の動作モード x
3.5.1.1. 独立乗算器モード 3.5.1.2. 独立複素数乗算器 3.5.1.3. Multiplier Adder Sum モード 3.5.1.4. 36 ビット入力に加算する18 x 19乗算モード 3.5.1.5. シストリック FIR モード
3.5.1.1. 独立乗算器モード x
3.5.1.1.1. 18 x 18または18 x 19独立乗算器 3.5.1.1.2. 27 x 27独立乗算器
3.5.1.2. 独立複素数乗算器 x
3.5.1.2.1. 18 x 19複素数乗算
3.5.1.5. シストリック FIR モード x
3.5.1.5.1. 可変精度ブロック・アーキテクチャー・ビューへのシストリック・モード・ユーザー・ビューのマッピング 3.5.1.5.2. 18ビット・シストリック FIR モード 3.5.1.5.3. 27 ビットのシストリック FIR モード
3.5.2. 浮動小数点演算の動作モード x
3.5.2.1. 単一の浮動小数点演算機能 3.5.2.2. 複数の浮動小数点演算機能
3.5.2.1. 単一の浮動小数点演算機能 x
3.5.2.1.1. 乗算モード 3.5.2.1.2. 加算または減算モード 3.5.2.1.3. 乗算累積モード
3.5.2.2. 複数の浮動小数点演算機能 x
3.5.2.2.1. 積和または積差モード 3.5.2.2.2. ベクター 1 モード 3.5.2.2.3. ベクター 2 モード 3.5.2.2.4. ダイレクト・ベクター・ドット積 3.5.2.2.5. 複素数乗算
4. インテル® Cyclone® 10 GXデバイスにおけるクロック・ネットワークおよび PLL x
4.1. クロック・ネットワーク 4.2. インテル® Cyclone® 10 GXの PLL 4.3. インテル® Cyclone® デバイスのクロック・ネットワークとPLL
4.1. クロック・ネットワーク x
4.1.1. インテル® Cyclone® デバイスのクロック・リソース 4.1.2. 階層的なクロック・ネットワーク 4.1.3. クロック・ネットワークのタイプ 4.1.4. クロック・ネットワーク・ソース 4.1.5. クロック・コントロール・ブロック 4.1.6. クロック・パワーダウン 4.1.7. クロックイネーブル信号
4.1.3. クロック・ネットワークのタイプ x
4.1.3.1. グローバル・クロック・ネットワーク 4.1.3.2. リージョナル・クロック・ネットワーク（RCLK） 4.1.3.3. ペリフェラル・クロック・ネットワーク
4.1.4. クロック・ネットワーク・ソース x
4.1.4.1. 専用クロック入力ピン 4.1.4.2. 内部ロジック 4.1.4.3. DAP 出力 4.1.4.4. HSSI クロック出力 4.1.4.5. PLL クロック出力
4.1.5. クロック・コントロール・ブロック x
4.1.5.1. インテル® Cyclone® 10 GXデバイスにおけるピンマッピング 4.1.5.2. GCLK コントロール・ブロック 4.1.5.3. RCLK コントロール・ブロック 4.1.5.4. PCLK コントロール・ブロック
4.2. インテル® Cyclone® 10 GXの PLL x
4.2.1. PLL 使用率 4.2.2. PLL のアーキテクチャー 4.2.3. PLL コントロール信号 4.2.4. クロック・フィードバック・モード 4.2.5. クロックの逓倍と分周 4.2.6. プログラマブル位相シフト 4.2.7. プログラマブル・デューティー・サイクル 4.2.8. PLLカスケード接続 4.2.9. 入力リファレンス・クロックソース 4.2.10. クロック・スイッチオーバー 4.2.11. PLL リコンフィグレーションおよびダイナミック位相シフト
4.2.3. PLL コントロール信号 x
4.2.3.1. リセット 4.2.3.2. ロック
4.2.10. クロック・スイッチオーバー x
4.2.10.1. 自動スイッチオーバー 4.2.10.2. マニュアル・オーバライドの自動スイッチオーバー 4.2.10.3. マニュアル・クロック・スイッチオーバー 4.2.10.4. ガイドライン
5. インテル® Cyclone® 10 GX デバイスにおけるI/Oと高速I/O x
5.1. インテル® Cyclone® 10 GX デバイスにおける I/O と差動 I/O バッファー 5.2. インテル® Cyclone® 10 GXデバイスにおける I/O 規格と電圧レベル 5.3. インテル® Cyclone® 10 GX デバイスにおけるインテルFPGA I/O IP コア 5.4. インテル® Cyclone® 10 GX デバイスにおける I/O リソース 5.5. インテル® Cyclone® 10 GX デバイスにおける I/O のアーキテクチャーと一般機能 5.6. インテル® Cyclone® 10 GX デバイスにおける高速ソース・シンクロナス SERDES および DPA 5.7. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の使用 5.8. デバイスにおけるI/Oと高速I/O
5.2. インテル® Cyclone® 10 GXデバイスにおける I/O 規格と電圧レベル x
5.2.1. インテル® Cyclone® 10 GXデバイスでサポートされるI/O 規格 5.2.2. インテル® Cyclone® 10 GXデバイスでのI/O 規格電圧レベル
5.4. インテル® Cyclone® 10 GX デバイスにおける I/O リソース x
5.4.1. インテル® Cyclone® 10 GX デバイスにおけるGPIOバンク、SERDES、およびDPAの位置 5.4.2. インテル® Cyclone® 10 GXSXパッケージにおけるFPGA I/Oリソース 5.4.3. インテル® Cyclone® 10 GX デバイスのI/O バンク・グループ 5.4.4. インテル® Cyclone® 10 GXデバイスのI/Oバーティカル・マイグレーション
5.4.4. インテル® Cyclone® 10 GXデバイスのI/Oバーティカル・マイグレーション x
5.4.4.1. ピン・マイグレーションの互換性の検証
5.5. インテル® Cyclone® 10 GX デバイスにおける I/O のアーキテクチャーと一般機能 x
5.5.1. インテル® Cyclone® 10 GX デバイスのI/Oエレメント構造 5.5.2. インテル® Cyclone® 10 GX デバイスの I/O ピンの機能 5.5.3. インテル® Cyclone® 10 GX デバイスのプログラマブル IOE 機能 5.5.4. インテル® Cyclone® 10 GX デバイスにおけるオンチップ I/O 終端 5.5.5. インテル® Cyclone® 10 GX デバイスの外部 I/O 終端
5.5.1. インテル® Cyclone® 10 GX デバイスのI/Oエレメント構造 x
5.5.1.1. インテル® Cyclone® 10 GX デバイスのI/O バンク・アーキテクチャー 5.5.1.2. インテル® Cyclone® 10 GX デバイスの I/O バッファーと I/O レジスター
5.5.2. インテル® Cyclone® 10 GX デバイスの I/O ピンの機能 x
5.5.2.1. オープンドレイン出力 5.5.2.2. バスホールド回路 5.5.2.3. ウィーク・プルアップ抵抗
5.5.3. インテル® Cyclone® 10 GX デバイスのプログラマブル IOE 機能 x
5.5.3.1. プログラマブル・ドライブ能力 5.5.3.2. プログラマブル出力スルー・レート・コントロール 5.5.3.3. プログラマブル IOE 遅延 5.5.3.4. プログラマブル・オープンドレイン出力 5.5.3.5. プログラマブル・プリエンファシス 5.5.3.6. プログラマブル差動出力電圧
5.5.4. インテル® Cyclone® 10 GX デバイスにおけるオンチップ I/O 終端 x
5.5.4.1. インテル® Cyclone® 10 GX デバイスにおけるキャリブレーションなしのRS OCT 5.5.4.2. インテル® Cyclone® 10 GX デバイスにおけるキャリブレーションありのRS OCT 5.5.4.3. インテル® Cyclone® 10 GX デバイスにおけるキャリブレーションありのRT OCT 5.5.4.4. ダイナミック OCT 5.5.4.5. 差動入力 RD OCT 5.5.4.6. インテル® Cyclone® 10 GX デバイスの OCT キャリブレーション・ブロック
5.5.5. インテル® Cyclone® 10 GX デバイスの外部 I/O 終端 x
5.5.5.1. シングルエンド I/O 終端 5.5.5.2. インテル® Cyclone® 10 GX デバイスの差動 I/O 終端
5.5.5.2. インテル® Cyclone® 10 GX デバイスの差動 I/O 終端 x
5.5.5.2.1. 差動 HSTL、SSTL、HSUL、および POD 終端 5.5.5.2.2. LVDS、RSDS、および Mini-LVDS の終端 5.5.5.2.3. LVPECL 終端
5.6. インテル® Cyclone® 10 GX デバイスにおける高速ソース・シンクロナス SERDES および DPA x
5.6.1. LVDS SERDESのレシーバーモード 5.6.2. SERDES 回路 5.6.3. インテル® Cyclone® 10 GX デバイスでサポートされる SERDES I/O 規格 5.6.4. インテル® Cyclone® 10 GX デバイスの差動トランスミッター 5.6.5. インテル® Cyclone® 10 GX デバイスの差動レシーバー 5.6.6. インテル® Cyclone® 10 GX デバイスの PLL とクロッキング 5.6.7. インテル® Cyclone® 10 GX デバイスのタイミングと最適化
5.6.4. インテル® Cyclone® 10 GX デバイスの差動トランスミッター x
5.6.4.1. インテル® Cyclone® 10 GX デバイスのトランスミッター・ブロック 5.6.4.2. DDR および SDR 動作のためのシリアライザーのバイパス
5.6.5. インテル® Cyclone® 10 GX デバイスの差動レシーバー x
5.6.5.1. インテル® Cyclone® 10 GX デバイスのレシーバーブロック 5.6.5.2. インテル® Cyclone® 10 GX デバイスのレシーバーモード
5.6.5.1. インテル® Cyclone® 10 GX デバイスのレシーバーブロック x
5.6.5.1.1. DPA ブロック 5.6.5.1.2. シンクロナイザー 5.6.5.1.3. データ・リアラインメント・ブロック ( ビットスリップ ) 5.6.5.1.4. デシリアライザー
5.6.5.2. インテル® Cyclone® 10 GX デバイスのレシーバーモード x
5.6.5.2.1. 非 DPA モード 5.6.5.2.2. DPA モード 5.6.5.2.3. ソフト CDR モード
5.6.6. インテル® Cyclone® 10 GX デバイスの PLL とクロッキング x
5.6.6.1. 差動トランスミッターのクロッキング 5.6.6.2. 差動レシーバーのクロッキング 5.6.6.3. ガイドライン : LVDS リファレンス・クロックソース 5.6.6.4. ガイドライン : LVDS での整数 PLL モードの PLL の使用 5.6.6.5. ガイドライン : LVDS SERDES のみをクロックするために使用する PLL からの高速クロック 5.6.6.6. ガイドライン : 差動チャネルのピン配置 5.6.6.7. 外部PLLモードでのLVDSのインターフェイス
5.6.6.2. 差動レシーバーのクロッキング x
5.6.6.2.1. ガイドライン：複数の I/O バンクにまたがるクロッキング DPA インターフェイス 5.6.6.2.2. ガイドライン : DPA または非 DPA レシーバー用の I/O PLL リファレンス・クロック・ソース
5.6.6.7. 外部PLLモードでのLVDSのインターフェイス x
5.6.6.7.1. LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 5.6.6.7.2. 外部 PLL モードのIOPLLパラメーター値 5.6.6.7.3. 外部PLLモードのIOPLL IPおよびLVDS SERDES IPの接続
5.6.7. インテル® Cyclone® 10 GX デバイスのタイミングと最適化 x
5.6.7.1. ソース・シンクロナスのタイミンバジェット
5.6.7.1. ソース・シンクロナスのタイミンバジェット x
5.6.7.1.1. 差動データ方向 5.6.7.1.2. 差動 I/O のビット位置 5.6.7.1.3. トランスミッターのチャネル間スキュー 5.6.7.1.4. 非 DPA モードのレシーバー・スキュー・マージン
5.7. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の使用 x
5.7.1. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の一般的なガイドライン 5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在 5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない 5.7.4. ガイドライン : 最大 DC 電流制限 5.7.5. ガイドライン： LVDS SERDES IPコアのインスタンス化 5.7.6. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア 5.7.7. ガイドライン : インテル® Cyclone® 10 GX GPIO 性能でのジッターへの高影響の最小化 5.7.8. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
5.7.1. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の一般的なガイドライン x
5.7.1.1. ガイドライン : VREFソースとVREFピン 5.7.1.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察 5.7.1.3. ガイドライン : I/O PLL リファレンス・クロック入力ピン用のサポートされる I/O 規格
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在 x
5.7.2.1. 非電圧リファレンスの I/O 規格 5.7.2.2. 電圧リファレンス形式の I/O 規格 5.7.2.3. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混合
6. インテル® Cyclone® 10 GX デバイスにおける外部メモリー・インターフェイス x
6.1. インテル® Cyclone® 10 GX 外部メモリー・インターフェイス・ソリューションの主な特徴 6.2. インテル® Cyclone® 10 GXデバイスでサポートされるメモリー規格 6.3. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイス幅 6.4. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスI/Oピン 6.5. インテル® Cyclone® 10 GX デバイスパッケージのメモリー・インターフェイスのサポート 6.6. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイス 6.7. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスのアーキテクチャー 6.8. デバイスでの外部メモリー・インターフェイス
6.4. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスI/Oピン x
6.4.1. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
6.5. インテル® Cyclone® 10 GX デバイスパッケージのメモリー・インターフェイスのサポート x
6.5.1. インテル® Cyclone® 10 GX ECC付きDDR3 / DDR3Lx40またはECCなしLPDDR3x32のパッケージサポート 6.5.2. ECC シングルおよびデュアルランク付き DDR3 x72 の インテル® Cyclone® 10 GX パッケージサポート
6.6. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイス x
6.6.1. ピンポン PHY IP
6.7. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスのアーキテクチャー x
6.7.1. I/Oバンク 6.7.2. I/O AUX
6.7.1. I/Oバンク x
6.7.1.1. ハード・メモリー・コントローラー 6.7.1.2. 遅延ロックループ 6.7.1.3. シーケンサー 6.7.1.4. クロックツリー 6.7.1.5. I/Oレーン
6.7.1.1. ハード・メモリー・コントローラー x
6.7.1.1.1. ハード・メモリー・コントローラーの機能 6.7.1.1.2. メイン・コントロール・パス 6.7.1.1.3. データ・バッファー・コントローラー
6.7.1.5. I/Oレーン x
6.7.1.5.1. DQS ロジックブロック
7. インテル® Cyclone® 10 GXデバイスのコンフィグレーション、デザインのセキュリティー、およびリモート・システム・アップグレード x
7.1. エンハンスト・コンフィギュレーションおよびプロトコル経由のコンフィギュレーション 7.2. コンフィグレーション手法 7.3. コンフィグレーションの詳細 7.4. アクティブシリアル手法を使用したリモート・システム・アップグレード 7.5. デザイン・セキュリティー 7.6. インテル® Cyclone® 10 GXデバイスのにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレードの改訂履歴
7.2. コンフィグレーション手法 x
7.2.1. アクティブシリアル (AS) コンフィグレーション 7.2.2. パッシブシリアル (PS) コンフィグレーション 7.2.3. ファースト・パッシブ・パラレル (FPP) コンフィグレーション 7.2.4. JTAG コンフィグレーション
7.2.1. アクティブシリアル (AS) コンフィグレーション x
7.2.1.1. DATA クロック (DCLK) 7.2.1.2. アクティブ・シリアル・シングルデバイス・コンフィグレーション 7.2.1.3. アクティブ・シリアル・マルチデバイス・コンフィグレーション 7.2.1.4. 複数の EPCQ-L デバイスとのアクティブ・シリアル・コンフィグレーション 7.2.1.5. EPCQ-L デバイスの使用
7.2.1.3. アクティブ・シリアル・マルチデバイス・コンフィグレーション x
7.2.1.3.1. ピン接続とガイドライン 7.2.1.3.2. 複数のコンフィグレーション・データの使用
7.2.1.5. EPCQ-L デバイスの使用 x
7.2.1.5.1. ディスプレイ・デバイスの制御 7.2.1.5.2. トレース長のガイドライン 7.2.1.5.3. EPCQ-L デバイスのプログラミング
7.2.2. パッシブシリアル (PS) コンフィグレーション x
7.2.2.1. 外部ホストを使用したパッシブ・シリアル・シングルデバイスのコンフィグレーション 7.2.2.2. Intel FPGA ダウンロード・ケーブルを使用したパッシブ・シリアル・シングルデバイス・コンフィグレーション 7.2.2.3. パッシブ・シリアル・マルチデバイス・コンフィグレーション
7.2.2.3. パッシブ・シリアル・マルチデバイス・コンフィグレーション x
7.2.2.3.1. ピン接続とガイドライン 7.2.2.3.2. 複数のコンフィグレーション・データの使用 7.2.2.3.3. シングル・コンフィグレーション・データの使用 7.2.2.3.4. PC ホストとダウンロード・ケーブルの使用
7.2.3. ファースト・パッシブ・パラレル (FPP) コンフィグレーション x
7.2.3.1. ファースト・パッシブ・パラレル・シングルデバイス・ コンフィグレーション 7.2.3.2. ファースト・パッシブ・パラレル・マルチデバイス・ コンフィグレーション
7.2.3.2. ファースト・パッシブ・パラレル・マルチデバイス・ コンフィグレーション x
7.2.3.2.1. ピン接続とガイドライン 7.2.3.2.2. マルチ・コンフィグレーション・デバイスの使用 7.2.3.2.3. シングル・コンフィグレーション・データの使用
7.2.4. JTAG コンフィグレーション x
7.2.4.1. JTAG シングルデバイス・コンフィグレーション 7.2.4.2. JTAG マルチデバイス・コンフィグレーション
7.2.4.2. JTAG マルチデバイス・コンフィグレーション x
7.2.4.2.1. ピン接続とガイドライン 7.2.4.2.2. ダウンロード・ケーブルの使用
7.3. コンフィグレーションの詳細 x
7.3.1. MSELピン設定 7.3.2. CLKUSR 7.3.3. コンフィグレーション・シーケンス 7.3.4. コンフィグレーション・タイミング波形 7.3.5. コンフィグレーション時間の見積り 7.3.6. デバイス・コンフィグレーション・ピン 7.3.7. コンフィグレーション・データの圧縮
7.3.3. コンフィグレーション・シーケンス x
7.3.3.1. パワーアップ 7.3.3.2. リセット 7.3.3.3. コンフィグレーション 7.3.3.4. コンフィグレーション・エラーの処理 7.3.3.5. 初期化 7.3.3.6. ユーザーモード
7.3.3.3. コンフィグレーション x
7.3.3.3.1. コンフィグレーション・エラー検出
7.3.4. コンフィグレーション・タイミング波形 x
7.3.4.1. FPP コンフィグレーション・タイミング 7.3.4.2. AS コンフィグレーション・タイミング 7.3.4.3. PS コンフィグレーション・タイミング
7.3.6. デバイス・コンフィグレーション・ピン x
7.3.6.1. コンフィグレーション・ピンのための I/O 規格およびドライブ強度 7.3.6.2. Quartus Prime プロ・エディションソフトウェアでのコンフィグレーション・ピンのオプション
7.3.7. コンフィグレーション・データの圧縮 x
7.3.7.1. デザインのコンパイル前の圧縮の有効化 7.3.7.2. デザインのコンパイル後の圧縮の有効化 7.3.7.3. マルチデバイス・コンフィグレーションでの圧縮の使用
7.4. アクティブシリアル手法を使用したリモート・システム・アップグレード x
7.4.1. コンフィグレーション・イメージ 7.4.2. リモート・アップデート・モードでのコンフィグレーション・シーケンス 7.4.3. リモート・システム・アップグレード回路 7.4.4. リモート・システム・アップグレード回路のイネーブル化 7.4.5. リモート・システム・アップグレード・レジスター 7.4.6. リモート・システム・アップグレード・ステート・マシン 7.4.7. ユーザー・ウォッチドッグ・タイマー
7.4.5. リモート・システム・アップグレード・レジスター x
7.4.5.1. コントロール・レジスター 7.4.5.2. ステータスレジスター
7.5. デザイン・セキュリティー x
7.5.1. セキュリティー・キーの種類 7.5.2. セキュリティー・モード 7.5.3. インテル® Cyclone® 10 GX Qcryptセキュリティー・ツール 7.5.4. デザイン・セキュリティーの実装
7.5.2. セキュリティー・モード x
7.5.2.1. JTAG セキュアモード
8. インテル® Cyclone® 10 GXデバイスにおける SEUの緩和 x
8.1. シングル・イベント・アップセット 8.2. インテル® Cyclone® 10 GX SEU緩和の概要 8.3. CRAMエラー検出設定リファレンス 8.4. 仕様 8.5. インテル® Cyclone® デバイスのSEU緩和の改訂履歴
8.1. シングル・イベント・アップセット x
8.1.1. コンフィグレーションRAM 8.1.2. エンベデッド・メモリー 8.1.3. 故障率
8.2. インテル® Cyclone® 10 GX SEU緩和の概要 x
8.2.1. コンフィグレーションRAMでのSEUの影響の軽減 8.2.2. エンベデッド・ユーザーRAMでのSEUの影響の軽減 8.2.3. トリプル・モジュール・リダンダンシー 8.2.4. Quartus Prime プロ・エディション ソフトウェアSEU FITレポート
8.2.1. コンフィグレーションRAMでのSEUの影響の軽減 x
8.2.1.1. EDCRC（Error Detection Cyclic Redundancy Check） 8.2.1.2. SEUセンシティビティー・プロセッシング 8.2.1.3. 階層的タグ付け 8.2.1.4. 機能エラーに対するシステムの対応の評価 8.2.1.5. CRCエラーからの回復
8.2.1.1. EDCRC（Error Detection Cyclic Redundancy Check） x
8.2.1.1.1. カラム・ベースとフレームベースのチェック・ビット 8.2.1.1.2. エラー・メッセージ・レジスター 8.2.1.1.3. CRC_ERRORピンの動作
8.2.1.5. CRCエラーからの回復 x
8.2.1.5.1. エラー訂正 (内部スクラブ) のイネーブル化
8.2.2. エンベデッド・ユーザーRAMでのSEUの影響の軽減 x
8.2.2.1. ECCを有効にするためのRAMのコンフィグレーション
8.2.4. Quartus Prime プロ・エディション ソフトウェアSEU FITレポート x
8.2.4.1. SEU FITパラメーター・レポート 8.2.4.2. コンポーネント使用状況レポートによる予測SEU FIT 8.2.4.3. コンポーネント使用状況レポートによる予測SEU FITの有効化
8.2.4.2. コンポーネント使用状況レポートによる予測SEU FIT x
8.2.4.2.1. コンポーネントのFITレート 8.2.4.2.2. Raw FIT 8.2.4.2.3. Utilized FIT 8.2.4.2.4. 軽減されたFIT 8.2.4.2.5. アーキテクチャの脆弱性要因
8.4. 仕様 x
8.4.1. エラー検出周波数 8.4.2. エラー検出時間 8.4.3. EMRアップデート間隔 8.4.4. エラー訂正時間
9. インテル® Cyclone® 10 GXデバイスでのJTAGバウンダリー・スキャン・テスト x
9.1. BST 動作コントロール 9.2. JTAG動作用のI/O電圧 9.3. BSTの実行 9.4. IEEE Std. 1149.1 BST 回路を有効または無効にする 9.5. IEEE Std. 1149.1バウンダリー・スキャン・テストのガイドライン 9.6. IEEE Std. 1149.1 バウンダリー・スキャン・レジスター 9.7. IEEE Std. 1149.6バウンダリー・スキャン・レジスター 9.8. インテル® Cyclone® デバイスでのJTAGバウンダリー・スキャン・テスト
9.1. BST 動作コントロール x
9.1.1. IDCODE 9.1.2. サポートされるJTAG 命令 9.1.3. JTAGセキュアモード 9.1.4. JTAG プライベート命令
9.6. IEEE Std. 1149.1 バウンダリー・スキャン・レジスター x
9.6.1. インテル® Cyclone® 10 GXデバイス I/O ピンのバウンダリー・スキャン・セル
10. インテル® Cyclone® 10 GXデバイスにおけるパワー・マネジメント x
10.1. 消費電力 10.2. プログラマブル・パワー・テクノロジー 10.3. 電源検出ライン 10.4. 電圧センサ 10.5. 温度センサーダイオード 10.6. パワーオン・リセット回路 10.7. インテル® Cyclone® パワー・マネジメント・ユーザーガイド 10.8. 電源のデザイン 10.9. インテル® Cyclone® デバイスの電力管理の改訂履歴
10.1. 消費電力 x
10.1.1. ダイナミック電力を求める式
10.4. 電圧センサ x
10.4.1. 外部アナログ信号での入力信号の範囲 10.4.2. インテル® Cyclone® 10 GXデバイスでの電圧センサの使用
10.4.1. 外部アナログ信号での入力信号の範囲 x
10.4.1.1. ユニポーラー入力モード
10.4.2. インテル® Cyclone® 10 GXデバイスでの電圧センサの使用 x
10.4.2.1. FPGA コアアクセスを使用した電圧センサーへのアクセス 10.4.2.2. 電圧センサの伝達関数
10.4.2.1. FPGA コアアクセスを使用した電圧センサーへのアクセス x
10.4.2.1.1. コア・アクセス・モードでのコンフィグレーション・レジスター 10.4.2.1.2. MD[1:0]が2'b11ではない場合のコア・アクセス・モードでの電圧センサへのアクセス 10.4.2.1.3. MD[1:0]が2'b11 の場合のコアアクセスモードでの電圧センサへのアクセス
10.5. 温度センサーダイオード x
10.5.1. 内部 温度検知ダイオード 10.5.2. 外部 温度検知ダイオード
10.5.1. 内部 温度検知ダイオード x
10.5.1.1. 内部TSD の伝達関数
10.6. パワーオン・リセット回路 x
10.6.1. POR 回路でモニタリングされる電源とモニタリングされない電源
10.7. インテル® Cyclone® パワー・マネジメント・ユーザーガイド x
10.7.1. インテル® Cyclone® デバイスのパワーアップ・シーケンス要件 10.7.2. パワーダウン・シーケンスの推奨事項と インテル® Cyclone® デバイス要件
1. インテル® Cyclone® 10 GXデバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・ブロック
3. インテル® Cyclone® 10 GXデバイスにおける可変精度 DSP ブロック
4. インテル® Cyclone® 10 GXデバイスにおけるクロック・ネットワークおよび PLL
5. インテル® Cyclone® 10 GX デバイスにおけるI/Oと高速I/O
6. インテル® Cyclone® 10 GX デバイスにおける外部メモリー・インターフェイス
7. インテル® Cyclone® 10 GXデバイスのコンフィグレーション、デザインのセキュリティー、およびリモート・システム・アップグレード
8. インテル® Cyclone® 10 GXデバイスにおける SEUの緩和
9. インテル® Cyclone® 10 GXデバイスでのJTAGバウンダリー・スキャン・テスト
10. インテル® Cyclone® 10 GXデバイスにおけるパワー・マネジメント

5.8. デバイスにおけるI/Oと高速I/O

ドキュメント・バージョン 変更内容
2021.08.13 True LVDS、mini-LVDS、およびRSDSを除く、以前にリストされたすべてのI/O標準を削除するために、SERDESトランスミッターI/O標準のサポートをリストする表を更新。
2019.12.27
  • プログラム可能なプリエンファシス図を更新して、「ピーク-ピーク」という単語を削除。
  • 差動チャネルのピン配置ガイドラインを更新して、I/OバンクPLLが複数のI/Oバンクにまたがる広いトランスミッターインターフェイスでのみ隣接するI/Oバンクのトランスミッターチャネルを駆動できることを明確にしました。
2019.05.07 インテル® Cyclone® 10 GX LVDSSERDESの使用モードの概要を提供するトピックを追加 。
2019.01.07
  • F672 の 10CX085 端末パッケージのI/Oリソース数を更新。
  • マルチボルトI/Oインターフェース インテル® Cyclone® デバイス トピックを削除しまし。
  • I/O規格の電圧レベル インテル® Cyclone® 10 GX デバイス 異なる電圧のシステムとのインターフェースに関する情報を追加するトピックを更新。
  • VOD 「0」の値がLVDS I/O規格では使用できないプログラム可能なという記述を削除。
  • ext_loaden ソフトCDRモードのLVDSレシーバーを示す図の信号。
  • IOPLL LVDSレシーバーへのloaden信号ext_loaden信号は、soft-CDRモードのLVDSレシーバーに接続することは必要ないということを指定。
2018.02.02
  • プログラム可能なオープンドレイン出力に関するトピックで、ステートメント「logic-to-pin」を「logictotheoutputbuffer」に変更。
  • F672 の 10CX085 端末パッケージのI/Oバンク2Jおよび3Aのピン数を更新 。
  • RSKM計算例を削除。
  • LVPECL終了に関するトピックの図のタイトルを更新して、図が外部終了を参照していることを明確。 LVPECL I/O標準に対するOCTサポートはありません。
  • 次の情報を明確にするために、差動チャネルのピン配置に関するガイドライントピックを更新。
    • 差動レシーバーに使用されるI/Oバンクでは、PLLは同じI/Oバンク内のチャネルのみを駆動できます。
    • DPA機能が有効になっているI/Oバンク内の未使用のピンは、シングルエンドI/O規格に割り当てることができます。
  • I/Oバッファーとレジスターに関するトピックで明確にされており、DDR回路を実装するときにI/Oレジスターを利用するには、 GPIO IPコア。
  • Clarified that all singled-ended I/O assigned to the 3 V I/O bank supports all programmable I/O elements except programmable pre-emphasis, RD OCT, calibrated RS and RT OCT, and internal VREF generation.
  • そのことを明確にした 3 V I/O バンクは、シングルエンドおよび差動SSTL、HSTL、およびHSUL I/O規格をサポートしています。
  • I/Oおよび差動I/Oバッファーに関するトピックを更新して、SERDESを駆動するI/OPLLで差動基準クロックがサポートされるように指定。
  • VREF ソースと VREF そのことを指定するピン VREF ピンは、電圧基準の信号終端I/O規格専用に関するガイドライントピックを更新。
日付 バージョン 変更内容
2017年11月 2017.11.10
  • 整数PLLモードのPLLでLVDSチャネルを駆動することに関する注記を更新し、SERDESをバイパスする場合にPLLが不要であることを明確。
  • DDRおよびSDR操作のシリアライザーバイパスに関するトピックを更新して、クロックに関する詳細情報をIOEに追加。
  • デシリアライザーに関するトピックを更新して、デシリアライザーのバイパスに関する情報を追加た。
  • 非DPA、DPA、およびソフトCDRモードでのレシーバーデータパスを示す図から、SDRおよびDDRデータ幅に関する記述を削除。
  • 「c0」を「outclk0」に更新することにより、外部PLLモードで出力クロックを生成するためのパラメーター値を示す例の誤植を修正。
  • インテル® Cyclone® デバイスのI/O垂直移行の移行パスに関するメモを削除。
  • プログラム可能な電流強度設定 インテル® Cyclone® 10 GX テーブルの差動SSTL-18クラスIおよびクラスII、差動SSTL-15クラスIおよびクラスII、差動SSTL-12クラスIおよびクラスII、差動1.8 V HSTLクラスIおよびクラスII、差動1.5 VHSTLクラスIおよびクラスII 、および差動1.2 VHSTLクラスIおよびクラスII I/O規格を更新 。
  • FPGA I / OでサポートされているI/O標準 インテル® Cyclone® 10 GX デバイス と インテル® Cyclone® 10 GX I/O規格の電圧レベル テーブルでのSSTL-12、SSTL-125、SSTL135、差動SSTL-12、差動SSTL-125、および差動SSTL-135 I/O標準を追加 。
  • Removed DDR3 OCT Setting from Programmable Current Strength Settings for インテル® Cyclone® 10 GX Devices table and added a note to refer to On-Chip I/O Termination in インテル® Cyclone® Devices section for I/O standards with DDR3 OCT Setting.
  • プログラム可能な電流強度設定 インテル® Cyclone® 10 GX テーブルでSSTL-18クラスIIおよびSSTL-15クラスIII/O規格のプログラム可能な電流強度値を更新 。
  • インテル® Cyclone® デバイスでのI/O垂直移行で、同じパッケージタイプのデバイス間で0.15mmのパッケージ高さの違いに関する注記を削除。
  • インテル® Cyclone® デバイスのI/O垂直移行で450MHzを超える周波数の外部メモリーデバイスを使用する場合のLVDSI/Oバンク割り当てに関する注記を削除。
  • LVDSレシーバーのRSKMレポート と TimeQuestタイミングアナライザーを使用したLVDSレシーバーへの入力遅延の割り当て 章。
  • ガイドライン：LVDS基準クロックソース章を追加。
  • RX非DPAモードのパラメータエディタで立ち上がりエッジオプションを選択することに関するステートメントを削除。
  • IOPLL 共有I/O PLLとのLVDSインターフェースを使用してレシーバーチャネル（DPA）と共有される複数のバンクにまたがるトランスミッターチャネルのIPコアととのLVDSインターフェース IOPLL 共有I/O PLLを使用して（Soft-CDRモードで）受信チャネルと共有される複数のバンクにまたがる送信チャネルのIPコア の図 間の接続IOPLLとLVDS SERDES外部PLLモード章を削除。
  • 非DPALVDSレシーバーインターフェイス IOPLL 外部PLLモードのIPコア、 DPALVDSレシーバーインターフェイスとIOPLL 外部PLLモードのIPコア、 Soft-CDRLVDSレシーバーインターフェイスとIOPLL 外部PLLモードのIPコア、 と とのLVDS送信機インターフェースIOPLL 外部PLLモードのIPコア の図 間の接続 IOPLL と LVDS SERDES 外部PLLモードを更新。
  • 複数のI/OバンクにまたがるLVDSインターフェイスのDPA対応差動受信機および送信機チャネルを駆動するPLLのガイドライントピックを書き直し。
2017年5月 2017.05.08 初版
レベル 2 の表題