Quartus® Primeプロ・エディションのユーザーガイド: デバッグツール

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ID 683819
日付 7/08/2024
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ドキュメント目次
ドキュメント目次 x
1. システム・デバッグ・ツールの概要 2. Signal Tapロジック・アナライザーを使用したデザインのデバッグ 3. Signal Probeを使用した迅速なデザイン検証 4. 外部ロジック・アナライザーを使用したインシステム・デバッグ 5. メモリーおよび定数のインシステム変更 6. In-System Sources and Probesを使用したデザインのデバッグ 7. System Consoleを使用したデザインの解析とデバッグ 8. Quartus® Primeプロ・エディションのユーザーガイド: デバッグツールのアーカイブ A. Quartus® Primeプロ・エディションのユーザーガイド
1. システム・デバッグ・ツールの概要 x
1.1. システム・デバッグ・ツールのポートフォリオ 1.2. RTLノードのモニタリング・ツール 1.3. スティミュラス対応ツール 1.4. Virtual JTAG Interface Intel® FPGA IP 1.5. システムレベルのデバッグ・ファブリック 1.6. SLD JTAG Bridge 1.7. パーシャル・リコンフィグレーション・デザインのデバッグ 1.8. デバッグ用の信号保持 1.9. システム・デバッグ・ツールの概要の改訂履歴
1.1. システム・デバッグ・ツールのポートフォリオ x
1.1.1. システム・デバッグ・ツールの比較 1.1.2. 一般的なデバッグ要件に対する推奨ツール 1.1.3. エコシステムのデバッグ
1.2. RTLノードのモニタリング・ツール x
1.2.1. リソース使用率 1.2.2. ピンの使用方法 1.2.3. ユーザビリティーの強化
1.2.1. リソース使用率 x
1.2.1.1. オーバーヘッド・ロジック
1.2.1.1. オーバーヘッド・ロジック x
1.2.1.1.1. Signal Tapロジック・アナライザーの場合 1.2.1.1.2. Signal Probeの場合 1.2.1.1.3. Logic Analyzer Interfaceの場合
1.2.2. ピンの使用方法 x
1.2.2.1. Signal Tapロジック・アナライザーの場合 1.2.2.2. Signal Probeの場合 1.2.2.3. Logic Analyzer Interfaceの場合
1.2.3. ユーザビリティーの強化 x
1.2.3.1. インクリメンタル配線 1.2.3.2. スクリプティングを使用したオートメーション
1.3. スティミュラス対応ツール x
1.3.1. In-System Sources and Probes 1.3.2. In-System Memory Content Editor 1.3.3. System Console
1.3.1. In-System Sources and Probes x
1.3.1.1. プッシュボタン機能
1.3.2. In-System Memory Content Editor x
1.3.2.1. テストベクトルの生成
1.3.3. System Console x
1.3.3.1. シグナル・インテグリティーのテスト 1.3.3.2. ボードの立ち上げと検証 1.3.3.3. 利用可能なツールキットを使用したデバッグ
1.6. SLD JTAG Bridge x
1.6.1. SLD JTAG Bridge Index 1.6.2. SLD JTAG Bridge Agentのインスタンス化 1.6.3. SLD JTAG Bridge Hostのインスタンス化
1.7. パーシャル・リコンフィグレーション・デザインのデバッグ x
1.7.1. パーシャル・リコンフィグレーション・デザイン用のデバッグ・ファブリック
1.7.1. パーシャル・リコンフィグレーション・デザイン用のデバッグ・ファブリック x
1.7.1.1. PRデバッグ・インフラストラクチャーの生成
1.8. デバッグ用の信号保持 x
1.8.1. デバッグ用の保持の概要 1.8.2. デバッグ用の信号のマーク
1.8.2. デバッグ用の信号のマーク x
1.8.2.1. ステップ1: デバッグ用に保持のイネーブル 1.8.2.2. ステップ2: デバッグ用に保持の割り当ての実装 1.8.2.3. ステップ3: デバッグノード保持の位置の特定および報告
1.8.2.1. ステップ1: デバッグ用に保持のイネーブル x
1.8.2.1.1. プロジェクト設定でのデバッグ用に保持のイネーブル 1.8.2.1.2. インスタンスレベルでのデバッグ用に保持のイネーブル
1.8.2.2. ステップ2: デバッグ用に保持の割り当ての実装 x
1.8.2.2.1. HDL実装 1.8.2.2.2. Quartus® Prime設定の実装
1.8.2.3. ステップ3: デバッグノード保持の位置の特定および報告 x
1.8.2.3.1. デバッグノード保持の位置特定 1.8.2.3.2. デバッグ用のノード保持のレポート
2. Signal Tapロジック・アナライザーを使用したデザインのデバッグ x
2.1. Signal Tapロジック・アナライザーの概要 2.2. Signal Tapのデバッグフロー 2.3. ステップ1: Signal Tapロジック・アナライザーのプロジェクトへの追加 2.4. ステップ2: Signal Tapロジック・アナライザーのコンフィグレーション 2.5. ステップ3: デザインとSignal Tapインスタンスのコンパイル 2.6. ステップ4 :ターゲット・ハードウェアのプログラム 2.7. ステップ5: Signal Tapロジック・アナライザーの実行 2.8. ステップ6: キャプチャしたデータのSignal Tapでの解析 2.9. シミュレーション対応Signal Tap 2.10. その他のSignal Tapデバッグフロー 2.11. Signal Tapロジック・アナライザーのデザイン例 2.12. カスタム・ステートベースのトリガーフローの例 2.13. Signal Tapファイルのテンプレート 2.14. スタンドアロン・バージョンのSignal Tapの実行 2.15. Signal Tapスクリプティングのサポート 2.16. 複数のSignal Tapファイルのマージ 2.17. Signal Tapファイルのバージョンの互換性 2.18. Signal Tapロジック・アナライザーを使用したデザインのデバッグの改訂履歴
2.1. Signal Tapロジック・アナライザーの概要 x
2.1.1. Signal Tapのハードウェアとソフトウェアの要件
2.3. ステップ1: Signal Tapロジック・アナライザーのプロジェクトへの追加 x
2.3.1. Signal Tap GUIを使用したSignal Tapインスタンスの作成 2.3.2. HDLインスタンス化によるSignal Tapインスタンスの作成
2.3.1. Signal Tap GUIを使用したSignal Tapインスタンスの作成 x
2.3.1.1. Signal Tapインスタンスの管理
2.3.2. HDLインスタンス化によるSignal Tapインスタンスの作成 x
2.3.2.1. Signal Tap Intel® FPGA IPパラメーター
2.4. ステップ2: Signal Tapロジック・アナライザーのコンフィグレーション x
2.4.1. モニタリングとデバッグ用の信号の保持 2.4.2. フル・リコンパイルを必要とする変更の防止 2.4.3. クロック、サンプル深度、RAMタイプの指定 2.4.4. バッファー取得モードの指定 2.4.5. Signal Tapロジック・アナライザーへの信号の追加 2.4.6. トリガー条件の定義 2.4.7. パイプライン設定の指定 2.4.8. 関連サンプルのフィルタリング
2.4.4. バッファー取得モードの指定 x
2.4.4.1. 非セグメント化バッファー 2.4.4.2. セグメント化バッファー
2.4.5. Signal Tapロジック・アナライザーへの信号の追加 x
2.4.5.1. 合成前またはポストフィット・ノードの追加 2.4.5.2. シミュレーション対応のSignal Tapノードの追加 2.4.5.3. プラグインを使用した Nios® IIプロセッサー信号の追加 2.4.5.4. Signal Tapデバッグに使用できない信号 2.4.5.5. Signal Tapロジック・アナライザーでの信号の編成
2.4.5.2. シミュレーション対応のSignal Tapノードの追加 x
2.4.5.2.1. シミュレーター対応のノードファインダー設定の追加
2.4.6. トリガー条件の定義 x
2.4.6.1. Basicトリガー条件 2.4.6.2. ネスト化されたトリガー条件 2.4.6.3. Comparisonトリガー条件 2.4.6.4. Advancedトリガー条件 2.4.6.5. Custom Trigger HDLオブジェクト 2.4.6.6. トリガー位置の指定 2.4.6.7. Power-Up Trigger 2.4.6.8. 外部トリガー 2.4.6.9. Trigger Condition Flowの制御 2.4.6.10. シーケンシャル・トリガー 2.4.6.11. State-basedトリガー 2.4.6.12. Trigger Lockモード
2.4.6.3. Comparisonトリガー条件 x
2.4.6.3.1. Comparisonトリガー条件の指定
2.4.6.4. Advancedトリガー条件 x
2.4.6.4.1. アドバンスト・トリガー式の例
2.4.6.5. Custom Trigger HDLオブジェクト x
2.4.6.5.1. Custom Trigger HDLオブジェクトの使用 2.4.6.5.2. Custom Trigger HDLモジュールに必要な入力と出力 2.4.6.5.3. Custom Trigger HDLモジュールのプロパティー
2.4.6.6. トリガー位置の指定 x
2.4.6.6.1. ポストフィル・カウンター
2.4.6.7. Power-Up Trigger x
2.4.6.7.1. Power-Up Triggerのイネーブル 2.4.6.7.2. Power-Up Trigger条件のコンフィグレーション 2.4.6.7.3. Run-Time TriggerおよびPower-Up Trigger条件を使用したSignal Tapインスタンスの管理
2.4.6.10. シーケンシャル・トリガー x
2.4.6.10.1. シーケンシャル・トリガー・フローのコンフィグレーション
2.4.6.11. State-basedトリガー x
2.4.6.11.1. State-Based Triggering Flowタブ 2.4.6.11.2. State Machineペイン 2.4.6.11.3. Resourcesペイン 2.4.6.11.4. State Diagramペイン 2.4.6.11.5. Signal Tap Trigger Flow Description Language 2.4.6.11.6. State-Based Storage Qualifier機能
2.4.6.11.5. Signal Tap Trigger Flow Description Language x
2.4.6.11.5.1. <state_label> 2.4.6.11.5.2. <boolean_expression> 2.4.6.11.5.3. <action_list> 2.4.6.11.5.4. 条件達成後にクロックサイクルをスキップするトリガー 2.4.6.11.5.5. ポストフィル・カウント値がmより小さいストレージ修飾子 2.4.6.11.5.6. リソース操作アクション 2.4.6.11.5.7. バッファー制御アクション 2.4.6.11.5.8. ステート遷移アクション
2.4.6.11.6. State-Based Storage Qualifier機能 x
2.4.6.11.6.1. State-basedトリガーフローのストレージ・クオリフィケーション機能
2.4.8. 関連サンプルのフィルタリング x
2.4.8.1. Input portモード 2.4.8.2. Transitionalモード 2.4.8.3. Conditionalモード 2.4.8.4. Start/Stopモード 2.4.8.5. State-basedモード 2.4.8.6. データの不連続性の表示 2.4.8.7. Storage Qualifierのディスエーブル
2.5. ステップ3: デザインとSignal Tapインスタンスのコンパイル x
2.5.1. Signal Tapの変更点のみのリコンパイル 2.5.2. タイミングの保持 2.5.3. パフォーマンスおよびリソースに関する考慮事項
2.5.3. パフォーマンスおよびリソースに関する考慮事項 x
2.5.3.1. Signal Tapロジックのパフォーマンスの向上 2.5.3.2. Signal Tapデバイスリソースの削減
2.6. ステップ4 :ターゲット・ハードウェアのプログラム x
2.6.1. .stpファイルと.sofファイル間の互換性の確認
2.7. ステップ5: Signal Tapロジック・アナライザーの実行 x
2.7.1. ポストフィットのSignal Tapターゲットノードの変更 2.7.2. ランタイム・リコンフィグレーションが可能なオプション 2.7.3. Signal Tapのステータスメッセージ
2.8. ステップ6: キャプチャしたデータのSignal Tapでの解析 x
2.8.1. セグメント化バッファーを使用したキャプチャデータの表示 2.8.2. さまざまな取得モードでのデータの表示 2.8.3. ビットパターン用ニーモニックの作成 2.8.4. デザイン内でのノードの検索 2.8.5. キャプチャしたSignal Tapデータの保存 2.8.6. キャプチャしたSignal Tapデータのエクスポート 2.8.7. Signal Tapリストファイルの作成
2.8.2. さまざまな取得モードでのデータの表示 x
2.8.2.1. ContinuousモードとStorage Qualifierの例
2.8.3. ビットパターン用ニーモニックの作成 x
2.8.3.1. プラグインによるニーモニックの追加
2.9. シミュレーション対応Signal Tap x
2.9.1. Signal Tapデータからのシミュレーション・テストベンチの生成 2.9.2. Create Simulation Testbench Dialog Boxの設定
2.10. その他のSignal Tapデバッグフロー x
2.10.1. 複数のSignal Tapコンフィグレーションの管理 2.10.2. Signal Tapによるパーシャル・リコンフィグレーション・デザインのデバッグ 2.10.3. Signal Tapを使用したブロックベースのデザインのデバッグ 2.10.4. コンフィグレーション・ビットストリーム・セキュリティーを使用したデバイスのデバッグ 2.10.5. MATLAB* MEX関数を使用したSignal Tapデータのキャプチャ
2.10.1. 複数のSignal Tapコンフィグレーションの管理 x
2.10.1.1. Data Logペイン 2.10.1.2. SOF Manager
2.10.2. Signal Tapによるパーシャル・リコンフィグレーション・デザインのデバッグ x
2.10.2.1. PRデザイン向けのSignal Tapガイドライン 2.10.2.2. Signal Tapデバッグ用PRデザインのセットアップ 2.10.2.3. PRデザイン内でのデータ取得の実行
2.10.2.2. Signal Tapデバッグ用PRデザインのセットアップ x
2.10.2.2.1. Signal Tapデバッグ用の静的領域の準備 2.10.2.2.2. Signal Tapデバッグ用ベースリビジョンの準備 2.10.2.2.3. Signal Tapデバッグ用PRペルソナの準備
2.10.3. Signal Tapを使用したブロックベースのデザインのデバッグ x
2.10.3.1. コア・パーティションを使用したSignal Tapデバッグ 2.10.3.2. ルート・パーティションを使用したSignal Tapデバッグ 2.10.3.3. CompilerのスナップショットとSignal Tapデバッグ
2.10.3.1. コア・パーティションを使用したSignal Tapデバッグ x
2.10.3.1.1. パーティション境界ポート方式 2.10.3.1.2. パーティション境界ポートを介したコア・パーティションのデバッグ 2.10.3.1.3. パーティション境界ポートを使用したコア・パーティションのエクスポート 2.10.3.1.4. Signal Tap HDLインスタンス方式 2.10.3.1.5. Signal Tap HDLインスタンスを使用したコア・パーティションのエクスポート 2.10.3.1.6. Signal Tap HDLインスタンスでエクスポートされたコア・パーティションのデバッグ
2.10.3.1.4. Signal Tap HDLインスタンス方式 x
2.10.3.1.4.1. Signal Tap HDLインスタンスでエクスポートされたコア・パーティションのデバッグ
2.10.3.2. ルート・パーティションを使用したSignal Tapデバッグ x
2.10.3.2.1. SLD JTAG Bridgeを使用したルート・パーティションのエクスポート 2.10.3.2.2. SLD JTAG Bridgeを使用してエクスポートされたルート・パーティションとコア・パーティションの同時デバッグ
2.10.3.3. CompilerのスナップショットとSignal Tapデバッグ x
2.10.3.3.1. 合成スナップショットを含むパーティションを再利用時のポストフィット・ノードの追加
2.12. カスタム・ステートベースのトリガーフローの例 x
2.12.1. トリガー例1: カスタムトリガーの位置 2.12.2. トリガー例2: triggercond1がtriggercond2とtriggercond3の間で10回発生する場合のトリガー
2.15. Signal Tapスクリプティングのサポート x
2.15.1. Signal Tapコマンドライン・オプション 2.15.2. コマンドラインからのデータのキャプチャ
3. Signal Probeを使用した迅速なデザイン検証 x
3.1. Signal Probeのデバッグフロー 3.2. Signal Probeを使用した迅速なデザイン検証の改訂履歴
3.1. Signal Probeのデバッグフロー x
3.1.1. ステップ1: Signal Probeピンの予約 3.1.2. ステップ2: Signal Probeピンへのノードの割り当て 3.1.3. ステップ3: Signal Probeピンの出力ピンへの接続 3.1.4. ステップ4: デザインのコンパイル 3.1.5. (オプション) ステップ5: Signal Probeピンの割り当ての変更 3.1.6. ステップ6: Fitterのみのコンパイルの実行 3.1.7. ステップ7: Fitterレポートの接続テーブルの確認
4. 外部ロジック・アナライザーを使用したインシステム・デバッグ x
4.1. Quartus® Primeロジック・アナライザー・インターフェイスについて 4.2. ロジック・アナライザーの選択 4.3. LAIの使用フロー 4.4. 実行時のアクティブバンクの制御 4.5. LAIコアのパラメーター 4.6. 外部ロジック・アナライザーを使用したインシステム・デバッグの改訂履歴
4.2. ロジック・アナライザーの選択 x
4.2.1. 必要なコンポーネント
4.3. LAIの使用フロー x
4.3.1. ロジック・アナライザー・インターフェイスのパラメーターの定義 4.3.2. 使用可能なI/OピンへのLAIファイルピンのマッピング 4.3.3. 内部信号のLAIバンクへのマッピング 4.3.4. Quartus® Primeプロジェクトのコンパイル 4.3.5. インテルでサポートしているデバイスのLAI を使用したプログラミング
4.4. 実行時のアクティブバンクの制御 x
4.4.1. ロジック・アナライザーでのデータの取得
5. メモリーおよび定数のインシステム変更 x
5.1. In-System Memory Content EditorをサポートするIPコア 5.2. In-System Memory Content Editorによるデバッグフロー 5.3. デザイン内インスタンスのランタイム修正のイネーブル 5.4. In-System Memory Content Editorを使用したデバイスのプログラミング 5.5. メモリー・インスタンスのISMCEへのロード 5.6. メモリー内の位置のモニタリング 5.7. Hex Editorを使用したメモリー内容の編集 5.8. メモリーファイルのインポートおよびエクスポート 5.9. 複数のデバイスへのアクセス 5.10. スクリプティング・サポート 5.11. メモリーおよび定数のインシステム変更の改訂履歴
5.10. スクリプティング・サポート x
5.10.1. insystem_memory_edit Tcl パッケージ
5.10.1. insystem_memory_edit Tcl パッケージ x
5.10.1.1. insystem_memory_editパッケージに関する情報の入手
6. In-System Sources and Probesを使用したデザインのデバッグ x
6.1. ハードウェアおよびソフトウェアの要件 6.2. In-System Sources and Probes Editorを使用したデザインフロー 6.3. デザインのコンパイル 6.4. In-System Sources and Probes Editorの実行 6.5. In-System Sources and Probes EditorのTclインターフェイス 6.6. デザイン例: ダイナミックPLLリコンフィグレーション 6.7. In-System Sources and Probesを使用したデザインのデバッグの改訂履歴
6.2. In-System Sources and Probes Editorを使用したデザインフロー x
6.2.1. In-System Sources and Probes IPコアのインスタンス化 6.2.2. In-System Sources and Probes IPコアのパラメーター
6.4. In-System Sources and Probes Editorの実行 x
6.4.1. In-System Sources and Probes EditorのGUI 6.4.2. JTAGチェーン・コンフィグレーションを使用したデバイスのプログラミング 6.4.3. Instance Manager 6.4.4. In-System Sources and Probes Editorペイン
6.4.4. In-System Sources and Probes Editorペイン x
6.4.4.1. プローブデータの読み出し 6.4.4.2. データの書き込み 6.4.4.3. データの編成
7. System Consoleを使用したデザインの解析とデバッグ x
7.1. System Consoleの概要 7.2. System Consoleの起動 7.3. System Console GUI 7.4. System Consoleでのツールキットの起動 7.5. System Consoleサービスの使用 7.6. On-Board インテル® FPGA ダウンロード・ケーブル IIのサポート 7.7. システム検証フローにおけるMATLAB*とSimulink* 7.8. System Consoleの例とチュートリアル 7.9. コマンドライン・モードでのSystem Consoleの実行 7.10. System Consoleコマンドの使用 7.11. ツールキットTclコマンドの使用 7.12. System Consoleを使用したデザインの解析とデバッグの改訂履歴
7.1. System Consoleの概要 x
7.1.1. System Consoleと相互作用するIPコア 7.1.2. デバッグ・エージェントによって提供されるサービス 7.1.3. System Consoleのデバッグフロー
7.2. System Consoleの起動 x
7.2.1. System Consoleの起動のカスタマイズ
7.3. System Console GUI x
7.3.1. System Consoleビュー 7.3.2. Toolkit Explorerペイン 7.3.3. System Explorerペイン 7.3.4. System Consoleレイアウトのカスタマイズ、保存、リセット
7.3.1. System Consoleビュー x
7.3.1.1. Main View 7.3.1.2. Autosweepビュー 7.3.1.3. Dashboardビュー 7.3.1.4. Eye Viewer
7.3.1.1. Main View x
7.3.1.1.1. Link Pairビュー
7.4. System Consoleでのツールキットの起動 x
7.4.1. 使用可能なシステム・デバッグ・ツールキット 7.4.2. Toolkit Explorerからのコレクションの作成 7.4.3. インタラクティブ・インスタンスのフィルタリングと検索
7.5. System Consoleサービスの使用 x
7.5.1. 使用可能なサービスの検索 7.5.2. サービスの開始と終了 7.5.3. SLD Serviceの使用 7.5.4. In-System Sources and Probesサービスの使用 7.5.5. モニターサービスの使用 7.5.6. デバイスサービスの使用 7.5.7. デザインサービスの使用 7.5.8. バイトストリーム・サービスの使用 7.5.9. JTAG Debugサービスの使用
7.5.3. SLD Serviceの使用 x
7.5.3.1. SLDコマンド
7.5.4. In-System Sources and Probesサービスの使用 x
7.5.4.1. In-System Sources and Probes用のコマンド
7.5.5. モニターサービスの使用 x
7.5.5.1. Monitorコマンド
7.5.6. デバイスサービスの使用 x
7.5.6.1. デバイスコマンド
7.5.7. デザインサービスの使用 x
7.5.7.1. デザインサービス・コマンド
7.5.8. バイトストリーム・サービスの使用 x
7.5.8.1. バイトストリーム・コマンド
7.5.9. JTAG Debugサービスの使用 x
7.5.9.1. JTAG Debugコマンド
7.7. システム検証フローにおけるMATLAB*とSimulink* x
7.7.1. サポートされているMATLAB* APIコマンド 7.7.2. ハイレベルのフロー
7.8. System Consoleの例とチュートリアル x
7.8.1. Nios® IIプロセッサーの例
7.8.1. Nios® IIプロセッサーの例 x
7.8.1.1. プロセッサー・コマンド
1. システム・デバッグ・ツールの概要
2. Signal Tapロジック・アナライザーを使用したデザインのデバッグ
3. Signal Probeを使用した迅速なデザイン検証
4. 外部ロジック・アナライザーを使用したインシステム・デバッグ
5. メモリーおよび定数のインシステム変更
6. In-System Sources and Probesを使用したデザインのデバッグ
7. System Consoleを使用したデザインの解析とデバッグ
8. Quartus® Primeプロ・エディションのユーザーガイド: デバッグツールのアーカイブ
A. Quartus® Primeプロ・エディションのユーザーガイド

7.4.1. 使用可能なシステム・デバッグ・ツールキット

現在のバージョンの Quartus® Prime開発ソフトウェアでは、System Console Toolkit Explorerから次のツールキットを起動できます。
表 37.  System ConsoleのToolkit Explorerで使用可能なツールキット
ツールキット 説明 ツールキットのドキュメント
EMIF Calibration Debugツールキット メモリー・キャリブレーション中に取得されたキャリブレーション・データにアクセスすることで、外部メモリー・インターフェイスをデバッグできます。解析ツールは、キャリブレーションされたインターフェイスの安定性を評価し、ハードウェアの状態を評価できます。
  • 外部メモリー・インターフェイス Agilex™ 7 FPGA IPユーザーガイド
  • 外部メモリー・インターフェイス Stratix® 10 FPGA IPユーザーガイド
EMIF Traffic Generator Configurationツールキット

サンプル・トラフィックを外部メモリー・インターフェイスを介してメモリーデバイスに送信することで、外部メモリー・インターフェイスをデバッグできます。生成されたEMIFデザイン例には、コントロールおよびステータスレジスターを備えたトラフィック・ジェネレーター・ブロックが含まれています。
EMIF Efficiency Monitorツールキット Avalonインターフェイスの効率をリアルタイムで測定することにより、外部メモリー・インターフェイスのデバッグに役立ちます。生成されたEMIFデザイン例には、Efficiency Monitorブロックを含めることができます。
  • 外部メモリー・インターフェイス Agilex™ 7 FPGA IPユーザーガイド
  • 外部メモリー・インターフェイス Stratix® 10 FPGA IPユーザーガイド
Ethernetツールキット Ethernet Intel FPGA IPインターフェイスをリアルタイムで相互作用させてデバッグするのに役立ちます。イーサネット・リンクのステータスの確認、IPリセットのアサートおよびデアサート、IPエラー訂正機能の検証をすることができます。 Ethernet Toolkit User Guide
Stratix® 10 FPGA P-Tileツールキット (PCIe用) 物理層、データ リンク層、トランザクション層でPCI Express* リンクをリアルタイムで制御、モニタリング、デバッグすることで、大容量データ転送のパフォーマンスを最適化できます。 Intel FPGA P-Tile Avalon® Memory Mapped IP for PCI Express* User Guide
Serial Lite IV IPツールキット Serial Lite IV IPリンクのステータスをモニタリングし、IPリンク初期化シーケンスのステップバイステップのガイドを提供する検査ツールです。
  • Serial Lite IV Agilex™ 7 FPGA IP Design Example User Guide
  • Serial Lite IV Stratix® 10 FPGA IP Design Example User Guide
Arria® 10および Cyclone® 10 GX Transceiver Native PHYツールキット ボード上で実行されているトランシーバー・リンクをリアルタイムで制御、モニタリング、デバッグすることで、ボードデザインの高速シリアルリンクを最適化できます。  
L-Tile/H-Tile Transceiver Native PHYツールキット
E-Tile Transceiver Native PHYツールキット

以下のレガシー・ツールキットは、System ConsoleでTools > Legacy Toolkitsをクリックすると引き続き使用できます。レガシー・ツールキットは以前のデバイスファミリーをサポートしており、今後のソフトウェア・リリースでサポートが終了し、削除される可能性があります。

表 38.  System Consoleで使用可能なレガシー・ツールキット
レガシー・ツールキット 説明 レガシー・ツールキットのドキュメント
Ethernet Link Inspector - Link Monitorツールキット Ethernet Link Inspectorは、Ethernet IPを含むイーサネット・リンクを継続的に監視できる検査ツールです。Link Monitorツールキットは、Ethernet IPリンクのリアルタイム・ステータス監視を実行します。リンクモニターは、Ethernet IPリンクに関連するすべての必要なステータスレジスターを継続的に読み出して表示し、有効なさまざまな段階でEthernet IPリンクステータスを表示します。 Ethernet Link Inspector User Guide for Stratix® 10 Devices
Ethernet Link Inspector - Link Analysisツールキット Link Analysisツールキットは、Ethernet IPリンクで発生する一連のイベントを表示します。これは、限られた時間内に発生します。Link Analysisでは、まずSignal Tapロジック・アナライザーで、必要なすべての信号のデータベース (.csv) をキャプチャして格納する必要があります。次に、Link Analysisツールキットは、データベースで解析を実行して必要なすべての情報を抽出し、ユーザーフレンドリーなグラフィカル・ユーザー・インターフェイス (GUI) に表示します。
S10 SDM Debugツールキット Stratix® 10デバイスの現在のステータスにアクセスできます。これらのコマンドを使用するには、アクセスするモジュールを含む有効なデザインをロードしておく必要があります。 Stratix® 10コンフィグレーション・ユーザーガイド
注: 個々のツールキットの起動、セットアップ、および使用方法については、ツールキットのドキュメントを参照してください。以前は Quartus® Prime開発ソフトウェアのToolsメニューで使用可能だったTransceiver Toolkitは、 Arria® 10および Cyclone® 10 GX Transceiver Native PHYツールキットに置き換えられました。
関連情報
レベル 2 の表題