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1. システム・デバッグ・ツールの概要
2. Signal Tapロジック・アナライザーを使用したデザインのデバッグ
3. Signal Probeを使用した迅速なデザイン検証
4. 外部ロジック・アナライザーを使用したインシステム・デバッグ
5. メモリーおよび定数のインシステム変更
6. In-System Sources and Probesを使用したデザインのデバッグ
7. System Consoleを使用したデザインの解析とデバッグ
8. Quartus® Primeプロ・エディションのユーザーガイド: デバッグツールのアーカイブ
A. Quartus® Primeプロ・エディションのユーザーガイド
2.1. Signal Tapロジック・アナライザーの概要
2.2. Signal Tapのデバッグフロー
2.3. ステップ1: Signal Tapロジック・アナライザーのプロジェクトへの追加
2.4. ステップ2: Signal Tapロジック・アナライザーのコンフィグレーション
2.5. ステップ3: デザインとSignal Tapインスタンスのコンパイル
2.6. ステップ4 :ターゲット・ハードウェアのプログラム
2.7. ステップ5: Signal Tapロジック・アナライザーの実行
2.8. ステップ6: キャプチャしたデータのSignal Tapでの解析
2.9. シミュレーション対応Signal Tap
2.10. その他のSignal Tapデバッグフロー
2.11. Signal Tapロジック・アナライザーのデザイン例
2.12. カスタム・ステートベースのトリガーフローの例
2.13. Signal Tapファイルのテンプレート
2.14. スタンドアロン・バージョンのSignal Tapの実行
2.15. Signal Tapスクリプティングのサポート
2.16. 複数のSignal Tapファイルのマージ
2.17. Signal Tapファイルのバージョンの互換性
2.18. Signal Tapロジック・アナライザーを使用したデザインのデバッグの改訂履歴
5.1. In-System Memory Content EditorをサポートするIPコア
5.2. In-System Memory Content Editorによるデバッグフロー
5.3. デザイン内インスタンスのランタイム修正のイネーブル
5.4. In-System Memory Content Editorを使用したデバイスのプログラミング
5.5. メモリー・インスタンスのISMCEへのロード
5.6. メモリー内の位置のモニタリング
5.7. Hex Editorを使用したメモリー内容の編集
5.8. メモリーファイルのインポートおよびエクスポート
5.9. 複数のデバイスへのアクセス
5.10. スクリプティング・サポート
5.11. メモリーおよび定数のインシステム変更の改訂履歴
7.1. System Consoleの概要
7.2. System Consoleの起動
7.3. System Console GUI
7.4. System Consoleでのツールキットの起動
7.5. System Consoleサービスの使用
7.6. On-Board インテル® FPGA ダウンロード・ケーブル IIのサポート
7.7. システム検証フローにおけるMATLAB*とSimulink*
7.8. System Consoleの例とチュートリアル
7.9. コマンドライン・モードでのSystem Consoleの実行
7.10. System Consoleコマンドの使用
7.11. ツールキットTclコマンドの使用
7.12. System Consoleを使用したデザインの解析とデバッグの改訂履歴
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2.9.1. Signal Tapデータからのシミュレーション・テストベンチの生成
Signal Tapを使用して、実行中のシステムに関する信号データをキャプチャし、サポートされているシミュレーターで使用するために、このキャプチャデータから直接RTLシミュレーション・テストベンチを自動的に生成できます。
Signal Tapデータからシミュレーション・テストベンチを生成するには、次の手順に従います。
- シミュレーション対応のSignal Tapノードの追加 の説明にあるとおり、シミュレーター対応Signal Tapノードをロジック・アナライザーに追加します。
- ステップ5: Signal Tapロジック・アナライザーの実行 の説明にあるとおり、Signal Tap解析を実行します。
- Signal Tapウィンドウで、File > Create Simulation Testbenchをクリックします。デフォルトのままにして、OKをクリックします。テストベンチはベンダー固有のディレクトリーに生成されます。Create Simulation Testbench Dialog Boxの設定 を参照してください。
図 87. Create Simulation Testbenchダイアログボックス
- サポートされているシミュレーターで、生成されたシミュレーター・セットアップ・スクリプトをソースします。例えば、
source msim_setup.tcl
- セットアップ・スクリプトのコマンドを使用して、テストベンチをコンパイルし、サポートされているシミュレーターにロードします。例えば、Questa* またはModelSim* シミュレーターでは次のようになります。
ld_debug
注: Signal Tapは、Verilog HDLの force ステートメントを使用して、Signal Tapデータをシミュレーターに挿入します。 - 波形に信号を追加し、シミュレーターでシミュレーションを実行します。
- シミュレーターでシミュレーションの結果を表示します。