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1. システム・デバッグ・ツールの概要
2. Signal Tapロジック・アナライザーを使用したデザインのデバッグ
3. Signal Probeを使用した迅速なデザイン検証
4. 外部ロジック・アナライザーを使用したインシステム・デバッグ
5. メモリーおよび定数のインシステム変更
6. In-System Sources and Probesを使用したデザインのデバッグ
7. System Consoleを使用したデザインの解析とデバッグ
8. Quartus® Primeプロ・エディションのユーザーガイド: デバッグツールのアーカイブ
A. Quartus® Primeプロ・エディションのユーザーガイド
2.1. Signal Tapロジック・アナライザーの概要
2.2. Signal Tapのデバッグフロー
2.3. ステップ1: Signal Tapロジック・アナライザーのプロジェクトへの追加
2.4. ステップ2: Signal Tapロジック・アナライザーのコンフィグレーション
2.5. ステップ3: デザインとSignal Tapインスタンスのコンパイル
2.6. ステップ4 :ターゲット・ハードウェアのプログラム
2.7. ステップ5: Signal Tapロジック・アナライザーの実行
2.8. ステップ6: キャプチャしたデータのSignal Tapでの解析
2.9. シミュレーション対応Signal Tap
2.10. その他のSignal Tapデバッグフロー
2.11. Signal Tapロジック・アナライザーのデザイン例
2.12. カスタム・ステートベースのトリガーフローの例
2.13. Signal Tapファイルのテンプレート
2.14. スタンドアロン・バージョンのSignal Tapの実行
2.15. Signal Tapスクリプティングのサポート
2.16. 複数のSignal Tapファイルのマージ
2.17. Signal Tapファイルのバージョンの互換性
2.18. Signal Tapロジック・アナライザーを使用したデザインのデバッグの改訂履歴
5.1. In-System Memory Content EditorをサポートするIPコア
5.2. In-System Memory Content Editorによるデバッグフロー
5.3. デザイン内インスタンスのランタイム修正のイネーブル
5.4. In-System Memory Content Editorを使用したデバイスのプログラミング
5.5. メモリー・インスタンスのISMCEへのロード
5.6. メモリー内の位置のモニタリング
5.7. Hex Editorを使用したメモリー内容の編集
5.8. メモリーファイルのインポートおよびエクスポート
5.9. 複数のデバイスへのアクセス
5.10. スクリプティング・サポート
5.11. メモリーおよび定数のインシステム変更の改訂履歴
7.1. System Consoleの概要
7.2. System Consoleの起動
7.3. System Console GUI
7.4. System Consoleでのツールキットの起動
7.5. System Consoleサービスの使用
7.6. On-Board インテル® FPGA ダウンロード・ケーブル IIのサポート
7.7. システム検証フローにおけるMATLAB*とSimulink*
7.8. System Consoleの例とチュートリアル
7.9. コマンドライン・モードでのSystem Consoleの実行
7.10. System Consoleコマンドの使用
7.11. ツールキットTclコマンドの使用
7.12. System Consoleを使用したデザインの解析とデバッグの改訂履歴
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2.3.2. HDLインスタンス化によるSignal Tapインスタンスの作成
Signal Tapロジック・アナライザーGUIを使用する代わりに、HDLインスタンス化によってSignal Tapインスタンスを作成できます。HDLインスタンス化を使用する場合は、まずRTLでSignal Tap Logic Analyzer Intel FPGA IPをパラメーター化してインスタンス化します。次に、デザインとIPをコンパイルし、生成された .stp ファイルを使用してSignal Tap解析を実行します。HDLインスタンス化によってSignal Tapインスタンスを作成するには、次の手順に従います。
Signal Tap Logic Analyzer Intel FPGA IP
- Quartus® Prime IP Catalog (View > IP Catalog) から、 Signal Tap Logic Analyzer Intel FPGA IPをダブルクリックします。
- New IP Variantダイアログボックスで、Signal TapインスタンスのFile Nameを指定して、Createをクリックします。IPパラメーター・エディターに、Signal Tap インスタンスで使用可能なパラメーター設定が表示されます。
- パラメーター・エディターで、Signal Tap Intel FPGA IPパラメーター の説明に従って、Data、Segmented Acquisition、Storage Qualifier、Trigger、およびPipeliningパラメーターを指定します。
- Generate HDLをクリックします。パラメーター・エディターは、仕様に従ってSignal TapインスタンスのHDL実装を生成します。
図 24. IPパラメーター・エディター
- RTLでSignal Tapインスタンスをインスタンス化するには、パラメーター・エディターで、Generate > Show Instantiation Templateをクリックします。 Instantiation Templateの内容をRTLにCopyします。
図 25. Signal Tap Logic Analyzer Intel FPGA PのInstantiation Template
- Processing > Start > Start Analysis & Synthesisをクリックして、CompilerのAnalysis & Synthesis段階を少なくとも実行し、RTL (Signal Tapインスタンスを含む) を合成します。または、準備が整っている場合は、この時点で完全なコンパイルとAssemblerを実行することもできます。
- Compilerが完了したら、Create/Update > Create Signal Tap File from Design Instanceをクリックして、Signal Tapロジック・アナライザーGUIで解析するための .stp ファイルを作成します。
図 26. Create Signal Tap File from Design Instancesダイアログボックス注: プロジェクトにパーシャル・リコンフィグレーション・パーティションが含まれている場合、PRパーティションはツリービューに表示されます。ビューからパーティションを選択し、Create Signal Tap fileをクリックします。生成される結果の .stp ファイルには、対応するPRパーティション内のすべてのHDLインスタンスが含まれます。結果の .stp ファイルには、ネストされたパーシャル・リコンフィグレーション・パーティション内のインスタンスは含まれません。
- Signal Tapインスタンスを解析するには、File > Openをクリックし、.stp ファイルを選択します。Signal Tapインスタンスは、解析のためにSignal Tapロジック・アナライザーGUIで開きます。ランタイム時にコンフィグレーション可能なトリガー条件を除き、すべてのフィールドは読み出し専用です。
- ランタイム・リコンフィグレーションが可能なオプション で説明されているとおり、ランタイム時にコンフィグレーション可能なトリガー条件を変更します。