Quartus® Primeプロ・エディションのユーザーガイド: デバッグツール

ID 683819
日付 7/08/2024
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ドキュメント目次

2.3.2. HDLインスタンス化によるSignal Tapインスタンスの作成

Signal Tapロジック・アナライザーGUIを使用する代わりに、HDLインスタンス化によってSignal Tapインスタンスを作成できます。HDLインスタンス化を使用する場合は、まずRTLでSignal Tap Logic Analyzer Intel FPGA IPをパラメーター化してインスタンス化します。次に、デザインとIPをコンパイルし、生成された .stp ファイルを使用してSignal Tap解析を実行します。HDLインスタンス化によってSignal Tapインスタンスを作成するには、次の手順に従います。
Signal Tap Logic Analyzer Intel FPGA IP
  1. Quartus® Prime IP Catalog (View > IP Catalog) から、 Signal Tap Logic Analyzer Intel FPGA IPをダブルクリックします。
  2. New IP Variantダイアログボックスで、Signal TapインスタンスのFile Nameを指定して、Createをクリックします。IPパラメーター・エディターに、Signal Tap インスタンスで使用可能なパラメーター設定が表示されます。
  3. パラメーター・エディターで、Signal Tap Intel FPGA IPパラメーター の説明に従って、DataSegmented AcquisitionStorage QualifierTrigger、およびPipeliningパラメーターを指定します。
  4. Generate HDLをクリックします。パラメーター・エディターは、仕様に従ってSignal TapインスタンスのHDL実装を生成します。
    図 24. IPパラメーター・エディター
  5. RTLでSignal Tapインスタンスをインスタンス化するには、パラメーター・エディターで、Generate > Show Instantiation Templateをクリックします。 Instantiation Templateの内容をRTLにCopyします。
    図 25.  Signal Tap Logic Analyzer Intel FPGA PのInstantiation Template
  6. Processing > Start > Start Analysis & Synthesisをクリックして、CompilerのAnalysis & Synthesis段階を少なくとも実行し、RTL (Signal Tapインスタンスを含む) を合成します。または、準備が整っている場合は、この時点で完全なコンパイルとAssemblerを実行することもできます。
  7. Compilerが完了したら、Create/Update > Create Signal Tap File from Design Instanceをクリックして、Signal Tapロジック・アナライザーGUIで解析するための .stp ファイルを作成します。
    図 26.  Create Signal Tap File from Design Instancesダイアログボックス
    注: プロジェクトにパーシャル・リコンフィグレーション・パーティションが含まれている場合、PRパーティションはツリービューに表示されます。ビューからパーティションを選択し、Create Signal Tap fileをクリックします。生成される結果の .stp ファイルには、対応するPRパーティション内のすべてのHDLインスタンスが含まれます。結果の .stp ファイルには、ネストされたパーシャル・リコンフィグレーション・パーティション内のインスタンスは含まれません。
  8. Signal Tapインスタンスを解析するには、File > Openをクリックし、.stp ファイルを選択します。Signal Tapインスタンスは、解析のためにSignal Tapロジック・アナライザーGUIで開きます。ランタイム時にコンフィグレーション可能なトリガー条件を除き、すべてのフィールドは読み出し専用です。
  9. ランタイム・リコンフィグレーションが可能なオプション で説明されているとおり、ランタイム時にコンフィグレーション可能なトリガー条件を変更します。