Quartus® Primeプロ・エディションのユーザーガイド: デバッグツール

ID 683819
日付 7/08/2024
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ドキュメント目次

1.8.2.2.1. HDL実装

デバッグ用にノードを保持するには、デザインファイルにHDLプラグマまたは属性を追加する方法をお勧めします。

Preserve for Debug Pragmaでは、デバッグ用の保持プラグマと .qsf 割り当て設定を定義しています。

表 6.  デバッグ用の保持のプラグマ
用語 Equivalent (.qsf) Setting 説明
preserve_for_debug PRESERVE_FOR_DEBUG

Fitterがレジスターまたは組み合わせ信号を最適化しないようにします。プラグマは、リタイミング、マージ、および複製の最適化も防止します。この最適化防止は、PRESERVE_FOR_DEBUG_ENABLE 設定が ON の場合に適用されます。

次の方法で、Verilog HDLデザインファイルにHDLプラグマを追加します。

(* preserve_for_debug *) reg my_reg;

次の方法で、VHDLデザインファイルにHDL属性を追加します。

signal keep_wire : std_logic;
attribute keep: boolean;
attribute keep of keep_wire: signal is true;