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1. システム・デバッグ・ツールの概要
2. Signal Tapロジック・アナライザーを使用したデザインのデバッグ
3. Signal Probeを使用した迅速なデザイン検証
4. 外部ロジック・アナライザーを使用したインシステム・デバッグ
5. メモリーおよび定数のインシステム変更
6. In-System Sources and Probesを使用したデザインのデバッグ
7. System Consoleを使用したデザインの解析とデバッグ
8. Quartus® Primeプロ・エディションのユーザーガイド: デバッグツールのアーカイブ
A. Quartus® Primeプロ・エディションのユーザーガイド
2.1. Signal Tapロジック・アナライザーの概要
2.2. Signal Tapのデバッグフロー
2.3. ステップ1: Signal Tapロジック・アナライザーのプロジェクトへの追加
2.4. ステップ2: Signal Tapロジック・アナライザーのコンフィグレーション
2.5. ステップ3: デザインとSignal Tapインスタンスのコンパイル
2.6. ステップ4 :ターゲット・ハードウェアのプログラム
2.7. ステップ5: Signal Tapロジック・アナライザーの実行
2.8. ステップ6: キャプチャしたデータのSignal Tapでの解析
2.9. シミュレーション対応Signal Tap
2.10. その他のSignal Tapデバッグフロー
2.11. Signal Tapロジック・アナライザーのデザイン例
2.12. カスタム・ステートベースのトリガーフローの例
2.13. Signal Tapファイルのテンプレート
2.14. スタンドアロン・バージョンのSignal Tapの実行
2.15. Signal Tapスクリプティングのサポート
2.16. 複数のSignal Tapファイルのマージ
2.17. Signal Tapファイルのバージョンの互換性
2.18. Signal Tapロジック・アナライザーを使用したデザインのデバッグの改訂履歴
5.1. In-System Memory Content EditorをサポートするIPコア
5.2. In-System Memory Content Editorによるデバッグフロー
5.3. デザイン内インスタンスのランタイム修正のイネーブル
5.4. In-System Memory Content Editorを使用したデバイスのプログラミング
5.5. メモリー・インスタンスのISMCEへのロード
5.6. メモリー内の位置のモニタリング
5.7. Hex Editorを使用したメモリー内容の編集
5.8. メモリーファイルのインポートおよびエクスポート
5.9. 複数のデバイスへのアクセス
5.10. スクリプティング・サポート
5.11. メモリーおよび定数のインシステム変更の改訂履歴
7.1. System Consoleの概要
7.2. System Consoleの起動
7.3. System Console GUI
7.4. System Consoleでのツールキットの起動
7.5. System Consoleサービスの使用
7.6. On-Board インテル® FPGA ダウンロード・ケーブル IIのサポート
7.7. システム検証フローにおけるMATLAB*とSimulink*
7.8. System Consoleの例とチュートリアル
7.9. コマンドライン・モードでのSystem Consoleの実行
7.10. System Consoleコマンドの使用
7.11. ツールキットTclコマンドの使用
7.12. System Consoleを使用したデザインの解析とデバッグの改訂履歴
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2.4.6.5.1. Custom Trigger HDLオブジェクトの使用
カスタムのトリガーフローの定義には、次の手順を実行します。
- 編集するトリガーを選択します。
- Advanced Triggerタブを開くには、Trigger Conditionsドロップダウン・メニューでAdvancedを選択します。
- Project Navigatorを使用して、トリガーモジュールを含むVerilog HDLまたはVHDLソースファイルをプロジェクトに追加します。
- Custom Trigger HDLモジュールに必要な入力と出力を実装します。
- Custom Trigger HDLオブジェクトをドラッグし、オブジェクトのデータ入力バスと結果出力ビットを最終的なトリガー結果に接続します。
図 48. Custom Trigger HDLオブジェクト
- Custom Trigger HDLオブジェクトを右クリックし、オブジェクトのプロパティーをコンフィグレーションします。
図 49. Object Propertiesのコンフィグレーション
- デザインをコンパイルします。
- Signal Tapでのデータ取得をCustom Trigger HDLオブジェクトを使用して行います。
Verilog HDLトリガー
次のトリガーでは、コンフィグレーション・ビットストリームを使用します。
module test_trigger ( input acq_clk, reset, input[3:0] data_in, input[1:0] pattern_in, output reg trigger_out ); always @(pattern_in) begin case (pattern_in) 2'b00: trigger_out = &data_in; 2'b01: trigger_out = |data_in; 2'b10: trigger_out = 1'b0; 2'b11: trigger_out = 1'b1; endcase end endmodule
このトリガーには、コンフィグレーション・ビットストリームは含まれません。
module test_trigger_no_bs ( input acq_clk, reset, input[3:0] data_in, output reg trigger_out ); assign trigger_out = &data_in; endmodule