Quartus® Primeプロ・エディションのユーザーガイド: デバッグツール

ID 683819
日付 7/08/2024
Public
ドキュメント目次

1.1.1. システム・デバッグ・ツールの比較

表 1.  システム・デバッグ・ツールのポートフォリオ
ツール 説明 一般的な使い方
System Console and Debugging Toolkits
  • 使用可能なデバッグ・ツールキットを使用して、リアルタイムのシステム内デバッグ機能を提供します。
  • システム内のMemory Mappedコンポーネントからの読み出しおよび書き込みを可能にします。プロセッサーまたは追加のソフトウェアは使用しません。
  • デザイン内のハードウェア・モジュールとの通信をTclインタープリターを介して行います。
  • Tclスクリプト言語のすべての機能が利用できます。
  • JTAGおよびTCP/IP接続をサポートします。
  • システムレベルのデバッグを実行します。
  • デザインが完了する前でも、ボードレイアウトの信号の整合性をデバッグまたは最適化します。
  • 外部メモリー・インターフェイスをデバッグします。
  • Ethernet Intel FPGA IPインターフェイスをリアルタイムでデバッグします。
  • 物理層、データリンク層、トランザクション層でPCI Express* リンクをデバッグします。
  • ボードデザイン内の高速シリアルリンクをデバッグおよび最適化します。
Signal Tap logic analyzer
  • FPGAリソースを使用します。
  • ロジック・アナライザーの実行中に、指定した信号からデータを連続的にキャプチャします。特定の信号データのみをキャプチャして格納するには、データキャプチャの開始または停止をトリガーする条件を指定します。トリガーがアクティブになるのは、トリガー条件が満たされるときであり、解析を停止してデータを表示します。
予備のオンチップメモリーがあり、ハードウェアで動作するデザインの機能検証が必要な場合に使用します。
Simulation-Aware Signal Tap
  • SimulationおよびIn-System Debuggingのハイブリッド・ソリューション
  • Signal TapによるFPGAリソースの使用を最小限に抑えます。
  • 取得したデータを使用して生成されたシミュレーション・テストベンチを使用して、デザインの可視性を拡張します。
  • FPGAリソースが限られていることから、影響を最小限に抑えながらデザインをデバッグするために可視性を拡張する必要があります。
  • より多くのデザイン信号を可視化することで、全体的なコンパイルの反復回数を減らします。
Signal Probe 内部信号のインクリメンタル配線をI/Oピンに対して行うと同時に、前回の配置配線の結果を保持します。 予備のI/Oピンがあり、少数の制御ピンの動作検証が必要な場合。このとき外部ロジック・アナライザーまたはオシロスコープのいずれかを使用します。
Logic Analyzer Interface (LAI)
  • 大規模な信号セットの多重化を、少数の予備のI/Oピンに対して行います。
  • I/Oピンに切り替える信号の選択ができます。JTAG接続を介して行います。
限られたオンチップメモリーと内部データバスの大規模なセットの検証に、外部ロジック・アナライザーを使用する場合。Tektronics* やAgilent* などのロジック・アナライザーのベンダーから提供されるツールとの統合によって使いやすさが向上します。
In-System Sources and Probes JTAGインターフェイスを使用した簡単な方法で、内部ノードとの間のロジック値の駆動およびサンプリングができます。リアルタイムの低速サンプリング機能を提供します。 FPGAデザインのプロトタイプ作成を仮想ボタンのあるフロントパネルを使って行う場合に使用します。
In-System Memory Content Editor オンチップメモリーの表示および編集が可能になります。

Nios® IIプロセッサーに接続されていないオンチップメモリーの内容を表示および編集する場合に使用します。

このツールの使用は、システム内に Nios® IIデバッグコアを持たせたくない場合でも可能です。

Virtual JTAG Interface JTAGインターフェイスと通信して、カスタム・アプリケーションを開発できます。 デザインのカスタム信号との通信に使用します。

使用可能なデバッグ・ツールキットの起動と使用の詳細については、以下を参照してください。