Quartus® Primeプロ・エディションのユーザーガイド: デバッグツール

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ID 683819
日付 7/08/2024
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ドキュメント目次
ドキュメント目次 x
1. システム・デバッグ・ツールの概要 2. Signal Tapロジック・アナライザーを使用したデザインのデバッグ 3. Signal Probeを使用した迅速なデザイン検証 4. 外部ロジック・アナライザーを使用したインシステム・デバッグ 5. メモリーおよび定数のインシステム変更 6. In-System Sources and Probesを使用したデザインのデバッグ 7. System Consoleを使用したデザインの解析とデバッグ 8. Quartus® Primeプロ・エディションのユーザーガイド: デバッグツールのアーカイブ A. Quartus® Primeプロ・エディションのユーザーガイド
1. システム・デバッグ・ツールの概要 x
1.1. システム・デバッグ・ツールのポートフォリオ 1.2. RTLノードのモニタリング・ツール 1.3. スティミュラス対応ツール 1.4. Virtual JTAG Interface Intel® FPGA IP 1.5. システムレベルのデバッグ・ファブリック 1.6. SLD JTAG Bridge 1.7. パーシャル・リコンフィグレーション・デザインのデバッグ 1.8. デバッグ用の信号保持 1.9. システム・デバッグ・ツールの概要の改訂履歴
1.1. システム・デバッグ・ツールのポートフォリオ x
1.1.1. システム・デバッグ・ツールの比較 1.1.2. 一般的なデバッグ要件に対する推奨ツール 1.1.3. エコシステムのデバッグ
1.2. RTLノードのモニタリング・ツール x
1.2.1. リソース使用率 1.2.2. ピンの使用方法 1.2.3. ユーザビリティーの強化
1.2.1. リソース使用率 x
1.2.1.1. オーバーヘッド・ロジック
1.2.1.1. オーバーヘッド・ロジック x
1.2.1.1.1. Signal Tapロジック・アナライザーの場合 1.2.1.1.2. Signal Probeの場合 1.2.1.1.3. Logic Analyzer Interfaceの場合
1.2.2. ピンの使用方法 x
1.2.2.1. Signal Tapロジック・アナライザーの場合 1.2.2.2. Signal Probeの場合 1.2.2.3. Logic Analyzer Interfaceの場合
1.2.3. ユーザビリティーの強化 x
1.2.3.1. インクリメンタル配線 1.2.3.2. スクリプティングを使用したオートメーション
1.3. スティミュラス対応ツール x
1.3.1. In-System Sources and Probes 1.3.2. In-System Memory Content Editor 1.3.3. System Console
1.3.1. In-System Sources and Probes x
1.3.1.1. プッシュボタン機能
1.3.2. In-System Memory Content Editor x
1.3.2.1. テストベクトルの生成
1.3.3. System Console x
1.3.3.1. シグナル・インテグリティーのテスト 1.3.3.2. ボードの立ち上げと検証 1.3.3.3. 利用可能なツールキットを使用したデバッグ
1.6. SLD JTAG Bridge x
1.6.1. SLD JTAG Bridge Index 1.6.2. SLD JTAG Bridge Agentのインスタンス化 1.6.3. SLD JTAG Bridge Hostのインスタンス化
1.7. パーシャル・リコンフィグレーション・デザインのデバッグ x
1.7.1. パーシャル・リコンフィグレーション・デザイン用のデバッグ・ファブリック
1.7.1. パーシャル・リコンフィグレーション・デザイン用のデバッグ・ファブリック x
1.7.1.1. PRデバッグ・インフラストラクチャーの生成
1.8. デバッグ用の信号保持 x
1.8.1. デバッグ用の保持の概要 1.8.2. デバッグ用の信号のマーク
1.8.2. デバッグ用の信号のマーク x
1.8.2.1. ステップ1: デバッグ用に保持のイネーブル 1.8.2.2. ステップ2: デバッグ用に保持の割り当ての実装 1.8.2.3. ステップ3: デバッグノード保持の位置の特定および報告
1.8.2.1. ステップ1: デバッグ用に保持のイネーブル x
1.8.2.1.1. プロジェクト設定でのデバッグ用に保持のイネーブル 1.8.2.1.2. インスタンスレベルでのデバッグ用に保持のイネーブル
1.8.2.2. ステップ2: デバッグ用に保持の割り当ての実装 x
1.8.2.2.1. HDL実装 1.8.2.2.2. Quartus® Prime設定の実装
1.8.2.3. ステップ3: デバッグノード保持の位置の特定および報告 x
1.8.2.3.1. デバッグノード保持の位置特定 1.8.2.3.2. デバッグ用のノード保持のレポート
2. Signal Tapロジック・アナライザーを使用したデザインのデバッグ x
2.1. Signal Tapロジック・アナライザーの概要 2.2. Signal Tapのデバッグフロー 2.3. ステップ1: Signal Tapロジック・アナライザーのプロジェクトへの追加 2.4. ステップ2: Signal Tapロジック・アナライザーのコンフィグレーション 2.5. ステップ3: デザインとSignal Tapインスタンスのコンパイル 2.6. ステップ4 :ターゲット・ハードウェアのプログラム 2.7. ステップ5: Signal Tapロジック・アナライザーの実行 2.8. ステップ6: キャプチャしたデータのSignal Tapでの解析 2.9. シミュレーション対応Signal Tap 2.10. その他のSignal Tapデバッグフロー 2.11. Signal Tapロジック・アナライザーのデザイン例 2.12. カスタム・ステートベースのトリガーフローの例 2.13. Signal Tapファイルのテンプレート 2.14. スタンドアロン・バージョンのSignal Tapの実行 2.15. Signal Tapスクリプティングのサポート 2.16. 複数のSignal Tapファイルのマージ 2.17. Signal Tapファイルのバージョンの互換性 2.18. Signal Tapロジック・アナライザーを使用したデザインのデバッグの改訂履歴
2.1. Signal Tapロジック・アナライザーの概要 x
2.1.1. Signal Tapのハードウェアとソフトウェアの要件
2.3. ステップ1: Signal Tapロジック・アナライザーのプロジェクトへの追加 x
2.3.1. Signal Tap GUIを使用したSignal Tapインスタンスの作成 2.3.2. HDLインスタンス化によるSignal Tapインスタンスの作成
2.3.1. Signal Tap GUIを使用したSignal Tapインスタンスの作成 x
2.3.1.1. Signal Tapインスタンスの管理
2.3.2. HDLインスタンス化によるSignal Tapインスタンスの作成 x
2.3.2.1. Signal Tap Intel® FPGA IPパラメーター
2.4. ステップ2: Signal Tapロジック・アナライザーのコンフィグレーション x
2.4.1. モニタリングとデバッグ用の信号の保持 2.4.2. フル・リコンパイルを必要とする変更の防止 2.4.3. クロック、サンプル深度、RAMタイプの指定 2.4.4. バッファー取得モードの指定 2.4.5. Signal Tapロジック・アナライザーへの信号の追加 2.4.6. トリガー条件の定義 2.4.7. パイプライン設定の指定 2.4.8. 関連サンプルのフィルタリング
2.4.4. バッファー取得モードの指定 x
2.4.4.1. 非セグメント化バッファー 2.4.4.2. セグメント化バッファー
2.4.5. Signal Tapロジック・アナライザーへの信号の追加 x
2.4.5.1. 合成前またはポストフィット・ノードの追加 2.4.5.2. シミュレーション対応のSignal Tapノードの追加 2.4.5.3. プラグインを使用した Nios® IIプロセッサー信号の追加 2.4.5.4. Signal Tapデバッグに使用できない信号 2.4.5.5. Signal Tapロジック・アナライザーでの信号の編成
2.4.5.2. シミュレーション対応のSignal Tapノードの追加 x
2.4.5.2.1. シミュレーター対応のノードファインダー設定の追加
2.4.6. トリガー条件の定義 x
2.4.6.1. Basicトリガー条件 2.4.6.2. ネスト化されたトリガー条件 2.4.6.3. Comparisonトリガー条件 2.4.6.4. Advancedトリガー条件 2.4.6.5. Custom Trigger HDLオブジェクト 2.4.6.6. トリガー位置の指定 2.4.6.7. Power-Up Trigger 2.4.6.8. 外部トリガー 2.4.6.9. Trigger Condition Flowの制御 2.4.6.10. シーケンシャル・トリガー 2.4.6.11. State-basedトリガー 2.4.6.12. Trigger Lockモード
2.4.6.3. Comparisonトリガー条件 x
2.4.6.3.1. Comparisonトリガー条件の指定
2.4.6.4. Advancedトリガー条件 x
2.4.6.4.1. アドバンスト・トリガー式の例
2.4.6.5. Custom Trigger HDLオブジェクト x
2.4.6.5.1. Custom Trigger HDLオブジェクトの使用 2.4.6.5.2. Custom Trigger HDLモジュールに必要な入力と出力 2.4.6.5.3. Custom Trigger HDLモジュールのプロパティー
2.4.6.6. トリガー位置の指定 x
2.4.6.6.1. ポストフィル・カウンター
2.4.6.7. Power-Up Trigger x
2.4.6.7.1. Power-Up Triggerのイネーブル 2.4.6.7.2. Power-Up Trigger条件のコンフィグレーション 2.4.6.7.3. Run-Time TriggerおよびPower-Up Trigger条件を使用したSignal Tapインスタンスの管理
2.4.6.10. シーケンシャル・トリガー x
2.4.6.10.1. シーケンシャル・トリガー・フローのコンフィグレーション
2.4.6.11. State-basedトリガー x
2.4.6.11.1. State-Based Triggering Flowタブ 2.4.6.11.2. State Machineペイン 2.4.6.11.3. Resourcesペイン 2.4.6.11.4. State Diagramペイン 2.4.6.11.5. Signal Tap Trigger Flow Description Language 2.4.6.11.6. State-Based Storage Qualifier機能
2.4.6.11.5. Signal Tap Trigger Flow Description Language x
2.4.6.11.5.1. <state_label> 2.4.6.11.5.2. <boolean_expression> 2.4.6.11.5.3. <action_list> 2.4.6.11.5.4. 条件達成後にクロックサイクルをスキップするトリガー 2.4.6.11.5.5. ポストフィル・カウント値がmより小さいストレージ修飾子 2.4.6.11.5.6. リソース操作アクション 2.4.6.11.5.7. バッファー制御アクション 2.4.6.11.5.8. ステート遷移アクション
2.4.6.11.6. State-Based Storage Qualifier機能 x
2.4.6.11.6.1. State-basedトリガーフローのストレージ・クオリフィケーション機能
2.4.8. 関連サンプルのフィルタリング x
2.4.8.1. Input portモード 2.4.8.2. Transitionalモード 2.4.8.3. Conditionalモード 2.4.8.4. Start/Stopモード 2.4.8.5. State-basedモード 2.4.8.6. データの不連続性の表示 2.4.8.7. Storage Qualifierのディスエーブル
2.5. ステップ3: デザインとSignal Tapインスタンスのコンパイル x
2.5.1. Signal Tapの変更点のみのリコンパイル 2.5.2. タイミングの保持 2.5.3. パフォーマンスおよびリソースに関する考慮事項
2.5.3. パフォーマンスおよびリソースに関する考慮事項 x
2.5.3.1. Signal Tapロジックのパフォーマンスの向上 2.5.3.2. Signal Tapデバイスリソースの削減
2.6. ステップ4 :ターゲット・ハードウェアのプログラム x
2.6.1. .stpファイルと.sofファイル間の互換性の確認
2.7. ステップ5: Signal Tapロジック・アナライザーの実行 x
2.7.1. ポストフィットのSignal Tapターゲットノードの変更 2.7.2. ランタイム・リコンフィグレーションが可能なオプション 2.7.3. Signal Tapのステータスメッセージ
2.8. ステップ6: キャプチャしたデータのSignal Tapでの解析 x
2.8.1. セグメント化バッファーを使用したキャプチャデータの表示 2.8.2. さまざまな取得モードでのデータの表示 2.8.3. ビットパターン用ニーモニックの作成 2.8.4. デザイン内でのノードの検索 2.8.5. キャプチャしたSignal Tapデータの保存 2.8.6. キャプチャしたSignal Tapデータのエクスポート 2.8.7. Signal Tapリストファイルの作成
2.8.2. さまざまな取得モードでのデータの表示 x
2.8.2.1. ContinuousモードとStorage Qualifierの例
2.8.3. ビットパターン用ニーモニックの作成 x
2.8.3.1. プラグインによるニーモニックの追加
2.9. シミュレーション対応Signal Tap x
2.9.1. Signal Tapデータからのシミュレーション・テストベンチの生成 2.9.2. Create Simulation Testbench Dialog Boxの設定
2.10. その他のSignal Tapデバッグフロー x
2.10.1. 複数のSignal Tapコンフィグレーションの管理 2.10.2. Signal Tapによるパーシャル・リコンフィグレーション・デザインのデバッグ 2.10.3. Signal Tapを使用したブロックベースのデザインのデバッグ 2.10.4. コンフィグレーション・ビットストリーム・セキュリティーを使用したデバイスのデバッグ 2.10.5. MATLAB* MEX関数を使用したSignal Tapデータのキャプチャ
2.10.1. 複数のSignal Tapコンフィグレーションの管理 x
2.10.1.1. Data Logペイン 2.10.1.2. SOF Manager
2.10.2. Signal Tapによるパーシャル・リコンフィグレーション・デザインのデバッグ x
2.10.2.1. PRデザイン向けのSignal Tapガイドライン 2.10.2.2. Signal Tapデバッグ用PRデザインのセットアップ 2.10.2.3. PRデザイン内でのデータ取得の実行
2.10.2.2. Signal Tapデバッグ用PRデザインのセットアップ x
2.10.2.2.1. Signal Tapデバッグ用の静的領域の準備 2.10.2.2.2. Signal Tapデバッグ用ベースリビジョンの準備 2.10.2.2.3. Signal Tapデバッグ用PRペルソナの準備
2.10.3. Signal Tapを使用したブロックベースのデザインのデバッグ x
2.10.3.1. コア・パーティションを使用したSignal Tapデバッグ 2.10.3.2. ルート・パーティションを使用したSignal Tapデバッグ 2.10.3.3. CompilerのスナップショットとSignal Tapデバッグ
2.10.3.1. コア・パーティションを使用したSignal Tapデバッグ x
2.10.3.1.1. パーティション境界ポート方式 2.10.3.1.2. パーティション境界ポートを介したコア・パーティションのデバッグ 2.10.3.1.3. パーティション境界ポートを使用したコア・パーティションのエクスポート 2.10.3.1.4. Signal Tap HDLインスタンス方式 2.10.3.1.5. Signal Tap HDLインスタンスを使用したコア・パーティションのエクスポート 2.10.3.1.6. Signal Tap HDLインスタンスでエクスポートされたコア・パーティションのデバッグ
2.10.3.1.4. Signal Tap HDLインスタンス方式 x
2.10.3.1.4.1. Signal Tap HDLインスタンスでエクスポートされたコア・パーティションのデバッグ
2.10.3.2. ルート・パーティションを使用したSignal Tapデバッグ x
2.10.3.2.1. SLD JTAG Bridgeを使用したルート・パーティションのエクスポート 2.10.3.2.2. SLD JTAG Bridgeを使用してエクスポートされたルート・パーティションとコア・パーティションの同時デバッグ
2.10.3.3. CompilerのスナップショットとSignal Tapデバッグ x
2.10.3.3.1. 合成スナップショットを含むパーティションを再利用時のポストフィット・ノードの追加
2.12. カスタム・ステートベースのトリガーフローの例 x
2.12.1. トリガー例1: カスタムトリガーの位置 2.12.2. トリガー例2: triggercond1がtriggercond2とtriggercond3の間で10回発生する場合のトリガー
2.15. Signal Tapスクリプティングのサポート x
2.15.1. Signal Tapコマンドライン・オプション 2.15.2. コマンドラインからのデータのキャプチャ
3. Signal Probeを使用した迅速なデザイン検証 x
3.1. Signal Probeのデバッグフロー 3.2. Signal Probeを使用した迅速なデザイン検証の改訂履歴
3.1. Signal Probeのデバッグフロー x
3.1.1. ステップ1: Signal Probeピンの予約 3.1.2. ステップ2: Signal Probeピンへのノードの割り当て 3.1.3. ステップ3: Signal Probeピンの出力ピンへの接続 3.1.4. ステップ4: デザインのコンパイル 3.1.5. (オプション) ステップ5: Signal Probeピンの割り当ての変更 3.1.6. ステップ6: Fitterのみのコンパイルの実行 3.1.7. ステップ7: Fitterレポートの接続テーブルの確認
4. 外部ロジック・アナライザーを使用したインシステム・デバッグ x
4.1. Quartus® Primeロジック・アナライザー・インターフェイスについて 4.2. ロジック・アナライザーの選択 4.3. LAIの使用フロー 4.4. 実行時のアクティブバンクの制御 4.5. LAIコアのパラメーター 4.6. 外部ロジック・アナライザーを使用したインシステム・デバッグの改訂履歴
4.2. ロジック・アナライザーの選択 x
4.2.1. 必要なコンポーネント
4.3. LAIの使用フロー x
4.3.1. ロジック・アナライザー・インターフェイスのパラメーターの定義 4.3.2. 使用可能なI/OピンへのLAIファイルピンのマッピング 4.3.3. 内部信号のLAIバンクへのマッピング 4.3.4. Quartus® Primeプロジェクトのコンパイル 4.3.5. インテルでサポートしているデバイスのLAI を使用したプログラミング
4.4. 実行時のアクティブバンクの制御 x
4.4.1. ロジック・アナライザーでのデータの取得
5. メモリーおよび定数のインシステム変更 x
5.1. In-System Memory Content EditorをサポートするIPコア 5.2. In-System Memory Content Editorによるデバッグフロー 5.3. デザイン内インスタンスのランタイム修正のイネーブル 5.4. In-System Memory Content Editorを使用したデバイスのプログラミング 5.5. メモリー・インスタンスのISMCEへのロード 5.6. メモリー内の位置のモニタリング 5.7. Hex Editorを使用したメモリー内容の編集 5.8. メモリーファイルのインポートおよびエクスポート 5.9. 複数のデバイスへのアクセス 5.10. スクリプティング・サポート 5.11. メモリーおよび定数のインシステム変更の改訂履歴
5.10. スクリプティング・サポート x
5.10.1. insystem_memory_edit Tcl パッケージ
5.10.1. insystem_memory_edit Tcl パッケージ x
5.10.1.1. insystem_memory_editパッケージに関する情報の入手
6. In-System Sources and Probesを使用したデザインのデバッグ x
6.1. ハードウェアおよびソフトウェアの要件 6.2. In-System Sources and Probes Editorを使用したデザインフロー 6.3. デザインのコンパイル 6.4. In-System Sources and Probes Editorの実行 6.5. In-System Sources and Probes EditorのTclインターフェイス 6.6. デザイン例: ダイナミックPLLリコンフィグレーション 6.7. In-System Sources and Probesを使用したデザインのデバッグの改訂履歴
6.2. In-System Sources and Probes Editorを使用したデザインフロー x
6.2.1. In-System Sources and Probes IPコアのインスタンス化 6.2.2. In-System Sources and Probes IPコアのパラメーター
6.4. In-System Sources and Probes Editorの実行 x
6.4.1. In-System Sources and Probes EditorのGUI 6.4.2. JTAGチェーン・コンフィグレーションを使用したデバイスのプログラミング 6.4.3. Instance Manager 6.4.4. In-System Sources and Probes Editorペイン
6.4.4. In-System Sources and Probes Editorペイン x
6.4.4.1. プローブデータの読み出し 6.4.4.2. データの書き込み 6.4.4.3. データの編成
7. System Consoleを使用したデザインの解析とデバッグ x
7.1. System Consoleの概要 7.2. System Consoleの起動 7.3. System Console GUI 7.4. System Consoleでのツールキットの起動 7.5. System Consoleサービスの使用 7.6. On-Board インテル® FPGA ダウンロード・ケーブル IIのサポート 7.7. システム検証フローにおけるMATLAB*とSimulink* 7.8. System Consoleの例とチュートリアル 7.9. コマンドライン・モードでのSystem Consoleの実行 7.10. System Consoleコマンドの使用 7.11. ツールキットTclコマンドの使用 7.12. System Consoleを使用したデザインの解析とデバッグの改訂履歴
7.1. System Consoleの概要 x
7.1.1. System Consoleと相互作用するIPコア 7.1.2. デバッグ・エージェントによって提供されるサービス 7.1.3. System Consoleのデバッグフロー
7.2. System Consoleの起動 x
7.2.1. System Consoleの起動のカスタマイズ
7.3. System Console GUI x
7.3.1. System Consoleビュー 7.3.2. Toolkit Explorerペイン 7.3.3. System Explorerペイン 7.3.4. System Consoleレイアウトのカスタマイズ、保存、リセット
7.3.1. System Consoleビュー x
7.3.1.1. Main View 7.3.1.2. Autosweepビュー 7.3.1.3. Dashboardビュー 7.3.1.4. Eye Viewer
7.3.1.1. Main View x
7.3.1.1.1. Link Pairビュー
7.4. System Consoleでのツールキットの起動 x
7.4.1. 使用可能なシステム・デバッグ・ツールキット 7.4.2. Toolkit Explorerからのコレクションの作成 7.4.3. インタラクティブ・インスタンスのフィルタリングと検索
7.5. System Consoleサービスの使用 x
7.5.1. 使用可能なサービスの検索 7.5.2. サービスの開始と終了 7.5.3. SLD Serviceの使用 7.5.4. In-System Sources and Probesサービスの使用 7.5.5. モニターサービスの使用 7.5.6. デバイスサービスの使用 7.5.7. デザインサービスの使用 7.5.8. バイトストリーム・サービスの使用 7.5.9. JTAG Debugサービスの使用
7.5.3. SLD Serviceの使用 x
7.5.3.1. SLDコマンド
7.5.4. In-System Sources and Probesサービスの使用 x
7.5.4.1. In-System Sources and Probes用のコマンド
7.5.5. モニターサービスの使用 x
7.5.5.1. Monitorコマンド
7.5.6. デバイスサービスの使用 x
7.5.6.1. デバイスコマンド
7.5.7. デザインサービスの使用 x
7.5.7.1. デザインサービス・コマンド
7.5.8. バイトストリーム・サービスの使用 x
7.5.8.1. バイトストリーム・コマンド
7.5.9. JTAG Debugサービスの使用 x
7.5.9.1. JTAG Debugコマンド
7.7. システム検証フローにおけるMATLAB*とSimulink* x
7.7.1. サポートされているMATLAB* APIコマンド 7.7.2. ハイレベルのフロー
7.8. System Consoleの例とチュートリアル x
7.8.1. Nios® IIプロセッサーの例
7.8.1. Nios® IIプロセッサーの例 x
7.8.1.1. プロセッサー・コマンド
1. システム・デバッグ・ツールの概要
2. Signal Tapロジック・アナライザーを使用したデザインのデバッグ
3. Signal Probeを使用した迅速なデザイン検証
4. 外部ロジック・アナライザーを使用したインシステム・デバッグ
5. メモリーおよび定数のインシステム変更
6. In-System Sources and Probesを使用したデザインのデバッグ
7. System Consoleを使用したデザインの解析とデバッグ
8. Quartus® Primeプロ・エディションのユーザーガイド: デバッグツールのアーカイブ
A. Quartus® Primeプロ・エディションのユーザーガイド

2.18. Signal Tapロジック・アナライザーを使用したデザインのデバッグの改訂履歴

次の改訂履歴の適用範囲は本章です。

ドキュメント・バージョン Quartus® Primeバージョン 変更内容
2024.07.08 24.2
  • 合成前またはポストフィット・ノードの追加を改訂しました。
  • Signal Tap and Simulator IntegrationをSimulation Aware Signal Tapに名前を変更しました。
  • 複数のSignal Tapファイルのマージを追加しました。
  • スタンドアロン・バージョンのSignal Tapの実行を改訂しました。
2023.12.04 23.4
  • Comparisonトリガー条件のトピックに、!=演算子のサポートを追加しました。
2023.10.02 23.3
  • Power-Up Triggerのイネーブルに関する情報を改良しました。
  • バッファー取得モードの指定の画像に軽微な訂正をしました。
  • Run-Time TriggerおよびPower-Up Trigger条件を使用したSignal Tapインスタンスの管理の説明に軽微な訂正をしました。
2022.07.08 22.1
  • カスタム・ステートベースのトリガーフローの例で、壊れたリンクを修正しました。
2022.03.28 22.1
  • Signal Tapロジック・アナライザーでの信号の編成のトピックを追加しました。
  • Quartus® Primeプロ・エディションのユーザーガイド: デバッグツールのアーカイブのトピックから誤ったリンクを削除しました。
2021.10.13 21.3
  • Signal Tapの変更点のみのリコンパイルのトピックを追加しました。
  • 再コンパイルを必要とする変更の防止をフル・リコンパイルを必要とする変更の防止にタイトル名を変更し、図を修正しました。
2021.10.04 21.3
  • Signal Tapロジック・アナライザーの概要を、 Signal Tapロジック・アナライザーとシミュレーターの統合の項に更新しました。
  • Signal Tapインスタンスの管理のトピックに、Autorunモードの説明を追加しました。
  • Adding Simulator-Aware Signal Tap Nodesのトピックを新たに追加しました。
  • シミュレーター対応のノードファインダー設定の追加のトピックを新たに追加しました。
  • Signal Tap and Simulator Integrationのトピックを新たに追加しました。
  • Signal Tapデータからのシミュレーション・テストベンチの生成のトピックを新たに追加しました。
  • Create Simulation Testbench Dialog Boxの設定のトピックを新たに追加しました。
  • モニタリングとデバッグ用の信号の保持のトピックを改訂して、最新のテクニックと他のリソースへのリンクを追加しました。
  • 合成前またはポストフィット・ノードの追加のトピックを改訂し、最新のテクニックと他のリソースへのリンクを追加しました。
  • ポストフィットのSignal Tapターゲットノードの変更のトピックを新たに追加しました。
  • 合成前またはポストフィット・ノードの追加のトピックを、デバッグフィルターの保持用に更新しました。
  • .stpファイルと.sofファイル間の互換性の確認のトピックに、SOF Managerの詳細を追加しました。
2020.09.28 20.3
  • 「Signal Tapロジック・アナライザーの概要」を改訂して、Signal Tap Intel® FPGA IPの役割に関するスクリーンショットと詳細を追加しました。
  • 「Signal Tapのハードウェアとソフトウェアの要件」のトピックのグラフィックと文言を改訂しました。
  • 「Signal Tapのスタンドアロン・バージョンの実行」の文言とダウンロード・リンクを改訂しました。
  • フロー図を更新して、「Signal Tapのデバッグフロー」にタイトル変更されたトピックへのリンクを追加しました。
  • 「Signal Tapロジック・アナライザーのデザインへの追加」を「手順1: Signal Tapロジック・アナライザーのプロジェクトへの追加」にタイトルを変更して、新しいテンプレートを参照し、次の手順へのリンクを追加しました。
  • 「Signal Tap GUIを使用したSignal Tapインスタンスの作成」のトピックを追加しました。
  • 「Signal Tapファイルのテンプレート」のトピックを新たに追加しました。
  • 「HDLインスタンス化によるSignal Tapインスタンスの作成」のトピックを新たに追加しました。
  • 「Signal Tap Intel® FPGA IPパラメーター」のトピックを新たに追加しました。
  • 「Signal Tapロジック・アナライザーのコンフィグレーション」を「ステップ2: Signal Tapロジック・アナライザーのコンフィグレーション」のタイトルに変更し、新しいテンプレートを参照し、次のステップへのリンクを追加しました。
  • 「ステップ5: Signal Tapロジック・アナライザーの実行」のトピックの説明を改善しました。
  • 「Signal Tapロジック・アナライザーへの信号の追加」を改訂して、詳しいステップとスクリーンショットを追加しました。
  • 「 Nios® IIプロセッサー信号の追加」のタイトルを変更および改訂し、 Quartus® Primeプロ・エディションにはプラグインが1つしかないことを反映しました。
  • 「Disabling or Enabling Signal Tap Instances」を改訂して、スクリーンショットを追加しました。
  • AN446への古いリンクを、AN845へのリンクに置き換えました。
  • 「Signal Tapを使用したブロックベースのデザインのデバッグ」の項の見出しと手順を改訂しました。
  • 「インポートしたスナップショットのデバッグ」を「CompilerのスナップショットとSignal Tapデバッグ」にタイトル変更しました。
  • 「後方互換性」を「Signal Tapファイルのバージョンの互換性」にタイトル変更しました。
  • 「ステップ4 :ターゲット・ハードウェアのプログラム」のトピックから、複数のデザインのデバッグに関する誤った記述を削除しました。
  • 「STPファイルとSOFファイル間の互換性の確認」のトピックから、廃止されたリソースチェック機能へのリファレンスを削除しました。
  • 廃止された「Remote Debugging Using the Signal Tap Logic Analyze」の項を削除しました。
  • 廃止された「Estimating FPGA Resouces」のトピックを削除しました。
2019.06.11 18.1.0 繰り返しデータパターンのデータ取得におけるContinuous モードとInput Port Captureモードの比較に、連続モードと入力モードに関する詳しい説明を追加しました。
2019.05.01 18.1.0 プラグインを使用した信号の追加のトピック内のCreate debugging nodes for IP coresを有効にするステップ1から、古い情報を削除しました。
2018.09.24 18.1.0
  • ブロックベースのフローでのデザインのデバッグに関する内容を追加しました。
  • トピック名をタップできない信号からSignal Tapのデバッグに使用できない信号に変更しました。
2018.08.07 18.0.0 ドキュメントのタイトルをデバッグツール ユーザーガイド : インテルQuartus Primeプロ・エディションに戻しました。
2018.07.30 18.0.0 パーシャル・リコンフィグレーションの項を更新してPRフローの変更を反映しました。
2018.05.07 18.0.0
  • Stratix 10デバイス用に最適化されていないSignal Tap IPを記載した注記を追加しました。
  • PRデザインのデバッグ・ファブリックに関する情報をシステム・デバッグ・ツールの概要の章に移動しました。
  • インテルStratix 10デバイスのRapid Recompileサポートの制限を削除しました。
2017.11.06 17.1.0
  • インテルStratix 10デバイスのインクリメンタル配線のサポートを追加しました。
  • サポートされていないFSM自動検出を削除しました。
  • Data Logペインに関する情報を明確にしました。
  • Data Logの図を更新し、名前をシンプルなData Logに変更しました。
  • Advanced Trigger Conditionタブへのアクセスの図を追加しました。
  • コマンドライン・フローに関する古い情報を削除しました。
2017.05.08 17.0.0
  • オープン・スタンドアロンSignal Tap Logic Analyzer GUI を追加しました。
  • Signal Tapロジック・アナライザーを使用したパーシャル・リコンフィグレーション・デザインのデバッグを追加しました。
  • Create Signal Tap File from Design Instance(s) の数値を更新しました。
2016.10.31 16.1.0
  • インテルへのブランド変更を行いました。
  • Create SignalTap II File from Design Instance(s) を追加しました。
  • サポートされていないTalkback機能への参照を削除しました。
2016.05.03 16.0.0
  • パイプライン係数の指定を追加しました。
  • Comparisonトリガー条件を追加しました。
2015.11.02 15.1.0
  • Quartus IIのインスタンスを変更してインテルQuartus Primeにしました。
  • 内容を更新して、インテルQuartus Primeプロ・エディションでのSignalTap IIサポートを反映しました。
2015.05.04 15.0.0 浮動小数点表示フォーマットの内容をSignalTap IIロジック・アナライザーの機能と利点の表に追加しました。
2014.12.15 14.1.0 Fitter設定、Analysis & Synthesisの設定、および物理合成最適化の位置をCompiler設定に更新しました。
2014年12月 14.1.0
  • MAX 10をサポート対象のデバイスとして追加しました。
  • Full Incremental Compilation設定およびPost-Fit (Strict) ネットリスト・タイプの設定情報を削除しました。
  • 「SignalTap II Logic Analyzerでのインクリメンタル・コンパイルの使用」から古いGUIイメージを削除しました。
2014年6月 14.0.0
  • DITA変換しました。
  • MegaWizard Plug-In ManagerおよびMegafunctionの内容をIP Catalogおよびパラメーター・エディターの内容に置き換えました。
  • カスタムトリガーHDLオブジェクト、Rapid Recompileを使用したIncremental Route、およびBasic ORを使用したネストグループのフローを追加しました。
  • 次のGUIを変更しました。ツールバー、ドラッグして拡大表示、インスタンスのディスエーブル/イネーブル、ログのタイムスタンプのトリガー。
2013年11月 13.1.0 HardCopy素材を削除しました。DS-5ツールでのクロストリガーの使用に関する項を追加し、ホワイトペーパー01198へのリンクを追加しました。アルテラSoCのリモートデバッグに関する項を追加し、アプリケーション・ノート693へのリンクを追加しました。MEX機能のサポートを更新しました。
2013年5月 13.0.0
  • 個別のトリガー条件を持つセグメント化バッファーに対するstate-basedフローの使用に関する推奨事項、ならびにBasic ORトリガー条件およびハード・プロセッサー・システム (HPS) 外部トリガーに関する情報を追加しました。
  • 13-17ページの「セグメント化バッファー」、13-21ページの「条件付きモード」、13-16ページの「Basicトリガー条件の作成」、および13-44ページの「外部トリガーの使用」を更新しました。
2012年6月 12.0.0 13–16ページの図13–5および13–10ページの「SignalTap IIファイルへの信号の追加」を更新しました。
2011年11 月 11.0.1 テンプレートを更新しました。

編集上の軽微な更新を行いました。
2011年5月 11.0.0 スタンドアロンのSignalTap IIソフトウェアの要件を更新しました。
2010年12月 10.0.1 ドキュメントのテンプレートを更新しました。
2010年7月 10.0.0
  • 新しい取得バッファーの内容を「キャプチャしたデータの表示、解析、および使用」の項に追加しました。
  • プログラムされたデバイスで16進数のCRC値を生成するためのスクリプト例を追加しました。
  • プロシージャーの重複するコンテンツに関するQuartus II Helpへの相互参照を作成しました。
2009年11月 9.1.0 内容に変更はありません。
2009年3月 9.0.0
  • 表3―1を更新しました。
  • 13–45ページの「SignalTap II Logic Analyzerでのインクリメンタル・コンパイルの使用」を更新しました。
  • 図13-33を新たに追加しました。
  • 編集上の軽微な更新を行いました。
2008年11月 8.1.0 Quartus IIソフトウェア・バージョン8.1のリリースに合わせて次の通り更新しました。
  • 14–25ページの「Storage Qualifier機能の使用」の項を新たに追加しました。
  • 14–36ページの「Trigger Condition Flowの制御」の項の start_store および stop_store コマンドの説明を追加しました。
  • 14–63ページの「ランタイム・コンフィグレーションが可能なオプション」の項を新たに追加しました。
2008年5月 8.0.0 Quartus IIソフトウェア・バージョン8.0用に次の更新を行いました。
  • 14-24ページの「有限ステートマシンのデバッグ」
  • State-based trigger flow controlタブのresource estimator、バス検索機能、カウンターおよびフラグリソースの動的表示の更新など、さまざまなGUIユーザビリティーの機能強化を文書化しました。
  • 14-16ページの「セグメント化バッファーを使用したデータのキャプチャ」を追加しました。
  • 章全体に参照文書へのハイパーリンクを追加しました。
  • 編集上の軽微な更新を行いました。
レベル 2 の表題