AN 886: インテル® Agilex™ デバイスのデザイン・ガイドライン

ダウンロード PDF
ID 683634
日付 1/07/2022
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ デバイスのデザイン・ガイドラインの概要 2. システム仕様 3. デバイスの選択 4. セキュリティーに関する考慮事項 5. デザインエントリー 6. ボードおよびソフトウェアに関する考慮事項 7. デザインの実装、解析、最適化、および検証 8. デバッグ 9. インテル® Agilex™ SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン
1. インテル® Agilex™ デバイスのデザイン・ガイドラインの概要 x
1.1. デザインフロー 1.2. インテル® Agilex™ デバイスのデザイン・ガイドラインの概要の改訂履歴
2. システム仕様 x
2.1. デザインの仕様 2.2. インテル® Quartus® Prime 開発ソフトウェアのインストール 2.3. IPの選択 2.4. シミュレーション 2.5. デザインエントリーの準備 2.6. I/Oの概要 2.7. デバイスでの インテル® Agilex™ HPSの使用 2.8. システム仕様の改訂履歴
2.3. IPの選択 x
2.3.1. 使用可能なHPS IPの評価 2.3.2. ソフトIPおよびI/Oインターフェイスの選択
2.3.2. ソフトIPおよびI/Oインターフェイスの選択 x
2.3.2.1. IPコア
2.5. デザインエントリーの準備 x
2.5.1. コーディング・スタイルおよびデザインに関する推奨事項 2.5.2. プラットフォーム・デザイナー
3. デバイスの選択 x
3.1. デバイスバリアント 3.2. PLLおよびクロック配線 3.3. ロジック、メモリー、および乗算器の集積度 3.4. I/Oピン数、LVDS SERDESチャネル、およびパッケージの種類 3.5. スピードグレード 3.6. デバイスの垂直移行 3.7. デバイスの選択の改訂履歴
4. セキュリティーに関する考慮事項 x
4.1. セキュリティーに関する考慮事項の改訂履歴
5. デザインエントリー x
5.1. SoCデバイスのデザインエントリー 5.2. FPGAのみで構成されるデバイスのデザインエントリー 5.3. EMIFに関する考慮事項 5.4. Nios® II 5.5. トランシーバーのプランニング 5.6. リコンフィグレーション 5.7. デザインエントリーの改訂履歴
5.1. SoCデバイスのデザインエントリー x
5.1.1. ファイアウォールのプランニング 5.1.2. ブートとコンフィグレーションに関する考慮事項 5.1.3. HPSクロッキングおよびリセットデザインに関する考慮事項 5.1.4. リセット・コンフィグレーション 5.1.5. HPSピン多重化デザインに関する考慮事項 5.1.6. HPS I/O設定: 制約およびドライブ強度 5.1.7. HPSインターフェイスのデザイン・ガイドライン 5.1.8. FPGA-HPS間のインターフェイス接続 5.1.9. インテル® Agilex™ HPSコンポーネントの実装
5.1.2. ブートとコンフィグレーションに関する考慮事項 x
5.1.2.1. HPSブートオプションの選択 5.1.2.2. コンフィグレーション・ソース 5.1.2.3. リモート・システム・アップデート (RSU)
5.1.3. HPSクロッキングおよびリセットデザインに関する考慮事項 x
5.1.3.1. HPSクロック・プランニング 5.1.3.2. 早期ピン・プランニングおよびI/Oアサインメントの解析 5.1.3.3. HPSクロック、リセット、PoRのピン機能および接続 5.1.3.4. リモート・システム・アップデート (RSU) 機能に対するDirect to Factoryピンのサポート 5.1.3.5. 内部クロック 5.1.3.6. HPSペリフェラルのリセット管理
5.1.4. リセット・コンフィグレーション x
5.1.4.1. HPSペリフェラルのリセット管理 5.1.4.2. システムリセットに関する考慮事項
5.1.7. HPSインターフェイスのデザイン・ガイドライン x
5.1.7.1. PHYインターフェイスの選択に関するデザインの考慮事項 5.1.7.2. USBインターフェイスのデザイン・ガイドライン 5.1.7.3. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 5.1.7.4. フラッシュ・インターフェイスのデザイン・ガイドライン 5.1.7.5. UARTインターフェイスのデザイン・ガイドライン 5.1.7.6. I2Cインターフェイスのデザイン・ガイドライン
5.1.7.1. PHYインターフェイスの選択に関するデザインの考慮事項 x
5.1.7.1.1. HPS EMAC PHYインターフェイス 5.1.7.1.2. RMII InterfaceおよびRGMII PHY Interface 5.1.7.1.3. FPGA I/Oを介して接続したPHYインターフェイス 5.1.7.1.4. デバイスドライバーの可用性の考慮 5.1.7.1.5. MDIO 5.1.7.1.6. シグナル・インテグリティー
5.1.7.4. フラッシュ・インターフェイスのデザイン・ガイドライン x
5.1.7.4.1. NANDフラッシュ・インターフェイスのデザイン・ガイドライン
5.1.8. FPGA-HPS間のインターフェイス接続 x
5.1.8.1. HPSメモリーマップド・インターフェイスの概要 5.1.8.2. 推奨されるシステムトポロジー 5.1.8.3. スタート地点として推奨されるHPS-to-FPGAインターフェイス・デザイン 5.1.8.4. ブリッジのコンフィグレーションおよび使用方法に関する情報
5.1.8.1. HPSメモリーマップド・インターフェイスの概要 x
5.1.8.1.1. HPS-to-FPGA ブリッジ 5.1.8.1.2. Lightweight HPS-to-FPGA ブリッジ 5.1.8.1.3. FPGA-to-HPSブリッジ 5.1.8.1.4. インターフェイス帯域幅
5.1.8.2. 推奨されるシステムトポロジー x
5.1.8.2.1. システムレベルのキャッシュ・コヒーレンシー 5.1.8.2.2. HPSからFPGAファブリックへのアクセス 5.1.8.2.3. MPUとFPGAのデータ共有 5.1.8.2.4. FPGAからのキャッシュ可能なデータアクセスおよびキャッシュ不能なデータアクセスの例 例1: FPGAによるHPS EMIFからの非キャッシュ・コヒーレント・データの直接読み出し 例2: FPGAによるHPS EMIFからの非キャッシュ・コヒーレント・データの直接読み出し 例3: FPGAによるHPSからのキャッシュ・コヒーレント・データの読み出し ガイドライン: FPGA-to-HPSブリッジをターゲットとしたフルアクセスを実行します。 ガイドライン: 64バイトに整列したキャッシュ可能なアクセスをFPGA-to-HPSブリッジをターゲットとして実行します。 ガイドライン: キャッシュ可能なトランザクションごとに64バイトにアクセスします。 例4: FPGAによるHPSへのキャッシュ・コヒーレント・データの書き込み ガイドライン L2 ECCがイネーブルされている場合、FPGA-to-HPSブリッジへのキャッシュ可能なアクセスが8バイト境界に整列していることを確認します。 ガイドライン: L2 ECCがイネーブルされている場合、FPGA-to-HPSブリッジへのキャッシュ可能なアクセスの8つの書き込みストローブのグループがイネーブルであることを確認します。
5.2. FPGAのみで構成されるデバイスのデザインエントリー x
5.2.1. クロッキングおよびリセットデザインに関する考慮事項 5.2.2. I/Oおよびクロックのプランニング
5.2.2. I/Oおよびクロックのプランニング x
5.2.2.1. FPGAピン・アサインメントの作成 5.2.2.2. FPGAデバイスの早期ピン・プランニングおよびI/O Assignment Analysis 5.2.2.3. I/O機能およびピン接続 5.2.2.4. クロックおよびPLLの選択 5.2.2.5. PLL機能のガイドライン 5.2.2.6. クロック・コントロール機能 5.2.2.7. I/O同時スイッチング・ノイズ
5.2.2.3. I/O機能およびピン接続 x
5.2.2.3.1. I/Oシグナリング・タイプ 5.2.2.3.2. 選択可能な規格および柔軟性の高いI/Oバンク 5.2.2.3.3. 兼用ピンおよび特殊ピンの接続 5.2.2.3.4. インテル® Agilex™ I/O機能
5.2.2.5. PLL機能のガイドライン x
5.2.2.5.1. クロック・フィードバック・モード 5.2.2.5.2. クロック出力
5.3. EMIFに関する考慮事項 x
5.3.1. メモリー・インターフェイス 5.3.2. HPS EMIFデザインの考慮事項 5.3.3. FPGA EMIFデザインの考慮事項
5.3.2. HPS EMIFデザインの考慮事項 x
5.3.2.1. HPSからSDRAMへの接続に関する考慮事項 5.3.2.2. HPS EMIF I/Oの位置 5.3.2.3. HPSメモリーのデバッグ
6. ボードおよびソフトウェアに関する考慮事項 x
6.1. システムおよびボードの早期プランニング 6.2. インテル® Agilex™ SoC FPGAのボード・デザイン・ガイドライン 6.3. ボードデザインのピン接続に関する考慮事項 6.4. ボードに関する考慮事項の改訂履歴
6.1. システムおよびボードの早期プランニング x
6.1.1. SmartVID 6.1.2. インテル® FPGA Power and Thermal Calculator 6.1.3. 熱管理およびデザイン 6.1.4. 温度管理のための温度検知 6.1.5. 電圧センサー 6.1.6. デバイスのパワーアップ 6.1.7. 電源ピンの接続および電源供給 6.1.8. デバイス・コンフィグレーションのプランニング
6.1.7. 電源ピンの接続および電源供給 x
6.1.7.1. デカップリング・コンデンサー 6.1.7.2. PLLボードのデザイン・ガイドライン 6.1.7.3. トランシーバー・ボードのデザイン・ガイドライン
6.1.8. デバイス・コンフィグレーションのプランニング x
6.1.8.1. デバイスの電源再投入およびリコンフィグレーション 6.1.8.2. コンフィグレーション・スキームの選択 6.1.8.3. コンフィグレーション機能 6.1.8.4. インテル® Quartus® Primeコンフィグレーション設定 6.1.8.5. コンフィグレーション・ピンの接続
6.1.8.2. コンフィグレーション・スキームの選択 x
6.1.8.2.1. シリアル・コンフィグレーション・デバイス 6.1.8.2.2. ダウンロード・ケーブル
6.1.8.4. インテル® Quartus® Primeコンフィグレーション設定 x
6.1.8.4.1. オプションのコンフィグレーション・ピン 6.1.8.4.2. 兼用コンフィグレーション・ピン
6.1.8.5. コンフィグレーション・ピンの接続 x
6.1.8.5.1. コンフィグレーション・ピンの電圧レベル 6.1.8.5.2. クロック・トレース・シグナル・インテグリティー 6.1.8.5.3. JTAGピン 6.1.8.5.4. MSELコンフィグレーション・モード・ピン 6.1.8.5.5. その他のコンフィグレーション・ピン
6.2. インテル® Agilex™ SoC FPGAのボード・デザイン・ガイドライン x
6.2.1. HPSのバウンダリー・スキャン 6.2.2. エンベデッド・ソフトウェアのデバッグおよびトレース
6.3. ボードデザインのピン接続に関する考慮事項 x
6.3.1. インテル® Quartus® Primeのボード関連の設定 6.3.2. シグナル・インテグリティーに関する考慮事項 6.3.3. ボードレベル・シミュレーションおよび高度なI/Oタイミング解析
6.3.1. インテル® Quartus® Primeのボード関連の設定 x
6.3.1.1. 未使用ピン
6.3.2. シグナル・インテグリティーに関する考慮事項 x
6.3.2.1. 高速ボードデザイン 6.3.2.2. 電圧リファレンス・ピン 6.3.2.3. 同時スイッチング・ノイズ 6.3.2.4. I/O終端
7. デザインの実装、解析、最適化、および検証 x
7.1. 合成ツールの選択 7.2. デバイスのリソース使用率レポート 7.3. インテル® Quartus® Primeのメッセージ 7.4. タイミング制約およびタイミング解析 7.5. エリアおよびタイミングの最適化 7.6. パフォーマンスの保持およびコンパイル時間の短縮 7.7. インテル® Hyperflex™ でのデザイン 7.8. シミュレーション 7.9. 電力解析 7.10. 消費電力最適化 7.11. デザインの実装、解析、最適化、および検証の改訂履歴
7.4. タイミング制約およびタイミング解析 x
7.4.1. 推奨されるタイミング最適化およびタイミング解析のアサインメント
7.10. 消費電力最適化 x
7.10.1. デバイスおよびデザインの消費電力最適化の手法 7.10.2. インテル® Quartus® Primeの消費電力最適化手法
7.10.1. デバイスおよびデザインの消費電力最適化の手法 x
7.10.1.1. デバイスのスピードグレード 7.10.1.2. クロック消費電力の管理 7.10.1.3. メモリーの消費電力削減 7.10.1.4. I/O消費電力のガイドライン
7.10.2. インテル® Quartus® Primeの消費電力最適化手法 x
7.10.2.1. Power Optimization Advisor
8. デバッグ x
8.1. オンチップデバッグの概要 8.2. オンチップ・デバッグ・ツール 8.3. デバッグの改訂履歴
8.1. オンチップデバッグの概要 x
8.1.1. デバッグツールのプランニング・ガイドライン
9. インテル® Agilex™ SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン x
9.1. 概要 9.2. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD) 9.3. ソフトウェア要件の定義 9.4. ソフトウェア・アーキテクチャーの定義 9.5. ソフトウェア・ツールの選択 9.6. ブートローダー・ソフトウェアの選択 9.7. 使用アプリケーション向けオペレーティング・システムの選択 9.8. Linux*用のソフトウェア開発プラットフォームのアセンブル 9.9. パートナーOSまたはRTOS用のソフトウェア開発プラットフォームのアセンブル 9.10. ドライバーに関する考慮事項 9.11. ブートとコンフィグレーションに関する考慮事項 9.12. システムリセットに関する考慮事項 9.13. フラッシュに関する考慮事項 9.14. アプリケーションの開発 9.15. テストおよび検証 9.16. エンベデッド・ソフトウェアのデザイン・ガイドラインの改訂履歴
9.5. ソフトウェア・ツールの選択 x
9.5.1. ソフトウェア・ビルド・ツールの選択 9.5.2. ソフトウェア・デバッグ・ツールの選択 9.5.3. ソフトウェア・トレース・ツールの選択
9.7. 使用アプリケーション向けオペレーティング・システムの選択 x
9.7.1. Linux*またはRTOSの使用 9.7.2. ベアメタル・フレームワークとしてのブートローダーの使用 9.7.3. 対称型および非対称型のマルチプロセッシング (SMPとAMP) モードの使用
9.8. Linux*用のソフトウェア開発プラットフォームのアセンブル x
9.8.1. Linux*向けゴールデン・システム・リファレンス・デザイン （GSRD） 9.8.2. ソースコード管理に関する考慮事項
9.11. ブートとコンフィグレーションに関する考慮事項 x
9.11.1. コンフィグレーション・ソース 9.11.2. コンフィグレーション・フラッシュ 9.11.3. コンフィグレーション・クロック 9.11.4. HPSブートオプションの選択 9.11.5. HPSブートソース 9.11.6. リモート・システム・アップデート (RSU)
9.13. フラッシュに関する考慮事項 x
9.13.1. フラッシュのプログラミング手法 9.13.2. FPGAコンフィグレーションおよびHPS大容量ストレージの両方に対する単一のフラッシュの使用
1. インテル® Agilex™ デバイスのデザイン・ガイドラインの概要
2. システム仕様
3. デバイスの選択
4. セキュリティーに関する考慮事項
5. デザインエントリー
6. ボードおよびソフトウェアに関する考慮事項
7. デザインの実装、解析、最適化、および検証
8. デバッグ
9. インテル® Agilex™ SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン

5.1.8.2.4. FPGAからのキャッシュ可能なデータアクセスおよびキャッシュ不能なデータアクセスの例

例1: FPGAによるHPS EMIFからの非キャッシュ・コヒーレント・データの直接読み出し

この例では、FPGAからアクセスする必要があるデータは、HPS EMIFに保存されています。MPUからアクセスするのと同じデータのコピーにFPGAからアクセスするためには、L1データキャッシュとL2キャッシュに既にデータのコピーがある場合は、そのキャッシュをフラッシュする必要があります。HPS EMIFに最新データのコピーが含まれるようになると、FPGAからこのデータにアクセスするための最適なパスは、SDRAMを直接ターゲットとするFPGA-to-HPSブリッジを介して、FPGAマスターからデータを読み出すことです。

図 9. FPGAによる非キャッシュ・コヒーレント・データの読み出し

FPGA-to-HPSブリッジを最適化して読み出しスループットを最大化するには、システム要件に従ってブリッジ幅を設定します。インテルでは、FPGAにあるバースト可能なマスターを使用し、4ビート以上のバースト長のポスティングが可能なSDRAMから読み出すことをお勧めします。

例2: FPGAによるHPS EMIFからの非キャッシュ・コヒーレント・データの直接読み出し

この例では、HPS MPUからアクセスする必要があるデータは、FPGA内から発生したものです。MPUからデータへのコヒーレント・アクセスが、そのデータの書き込み後にできるようにするには、ソフトウェアによるキャッシュラインのフラッシュまたは無効化を転送開始前に行うことが必要になる場合があります。これにより、最新データがその書き込み後にSDRAMに含まれるようになります。キャッシュ動作の実行に失敗すると、1つ以上のキャッシュラインが排除され、FPGAマスターによって書き込まれたデータが上書きされます。

図 10. FPGAによる非キャッシュ・コヒーレント・データの書き込み
注: 「例1: FPGAによるHPS EMIFからのデータの直接読み出し」 にあるように、FPGA-to-HPSブリッジを最適化して書き込みスループットを最大化するためには、システム要件に従ってブリッジ幅を設定します。

例3: FPGAによるHPSからのキャッシュ・コヒーレント・データの読み出し

この例では、FPGAからアクセスする必要があるデータは、HPSで発生したものです。HPS内のMPUからこのデータへのアクセスが最近行われたため、データがまだキャッシュに含まれている可能性があります。そのため、場合によっては、FPGAからキャッシュされたデータにアクセスすることが最適です。ソフトウェアのオーバーヘッドによるダーティー・キャッシュ・ラインのフラッシュが必要になる状況を回避するため、FPGAでは、FPGA-to-HPSブリッジを介してキャッシュ・コヒーレント読み出しを実行します。読み出されるバッファーは、比較的小さいことが重要です。そうでない場合、L2キャッシュでは、SDRAMからのデータの読み出しをほとんどの転送でスラッシングする可能性があります。より大きなバッファー転送の場合、より適切な方法として、FPGAによるデータ読み出しを、SDRAMに直接アクセスするFPGA-to-HPSブリッジを介して行います。これは、「例1: FPGAによるHPS EMIFからのデータの直接読み出し」 でも示したとおりです。

ガイドライン: FPGA-to-HPSブリッジをターゲットとしたフルアクセスを実行します。

トランザクションをキャッシュ可能にするには、FPGAマスターによって、FPGA-to-HPSブリッジから読み出し、ACE-Liteプロトコルのキャッシュ拡張シグナリングを利用することが必要です。キャッシュ・コヒーレント・アクセス用のACE-Liteプロトコルのシグナリング拡張について詳しくは、 インテル® Agilex™ のテクニカル・リファレンス・マニュアル のキャッシュ・コヒーレンシー・ユニット のセクションを参照してください。

図 11. FPGAによるキャッシュ・コヒーレント・データの読み出し

ガイドライン: 64バイトに整列したキャッシュ可能なアクセスをFPGA-to-HPSブリッジをターゲットとして実行します。

HPSのCCUは、キャッシュラインと同じサイズ (64バイト) のトランザクション向けに最適化されています。そのため、データを64バイトの境界に整列させ、データ幅を調整した後、512ビットのブリッジへのバースト長が最大になるようにする必要があります。例えば、128ビットのFPGAマスターは、データを64バイトに整列させ、完全な128ビット (16バイト) のアクセスをバースト長4で実行する必要があります。

ガイドライン: キャッシュ可能なトランザクションごとに64バイトにアクセスします。

各バースト・トランザクションによって64バイトにアクセスすることを確認します。各トランザクションは、64バイト境界で開始する必要があります。

表 27.  64バイト・アライメントのバースト長
FPGAマスター幅 (ビット) アクセスサイズ (バイト) バースト長
32 4 16
64 8 8
128 16 4
256 32 2
512 64 1

例4: FPGAによるHPSへのキャッシュ・コヒーレント・データの書き込み

この例で、HPS MPUからアクセスする必要があるデータは、FPGAで発生したものです。小さなデータブロックをMPUと共有するための最も効率的なメカニズムは、FPGA内のロジックによるHPSへのキャッシュ可能な書き込みを実行することです。HPSに書き込まれるデータの量は、比較的小さなブロックの形式であることが重要です。これは、大きなブロックの書き込みによってL2キャッシュがスラッシングされ、ほとんどの転送でキャッシュがSDRAMに書き込まれるためです。大きなバッファー転送の場合、より適切な方法として、FPGAによって、SDRAMを直接ターゲットとするFPGA-to-HPSブリッジへのデータ書き込みを行います。これは、例2でも示したとおりです。

ガイドライン: FPGA-to-HPSブリッジをターゲットとしたフルアクセスを実行します。

トランザクションをキャッシュ可能にするには、FPGAマスターからFPGA-to-HPSブリッジに書き込み、ACE-Liteプロトコルのキャッシュ拡張シグナリングを利用することが必要です。キャッシュ・コヒーレント・アクセス用のACE-Liteプロトコルのシグナリング拡張について詳しくは、 インテル® Agilex™ のテクニカル・リファレンス・マニュアル のキャッシュ・コヒーレンシー・ユニット のセクションを参照してください。

図 12. FPGAによるキャッシュ・コヒーレント・データの書き込み略語については、HPSメモリーマップド・インターフェイスの概要 の図を参照してください。

ガイドライン L2 ECCがイネーブルされている場合、FPGA-to-HPSブリッジへのキャッシュ可能なアクセスが8バイト境界に整列していることを確認します。

エラー検出および訂正 (ECC) をL2キャッシュでイネーブルする場合、各8バイトのデータグループの書き込みが完了していることも併せて確認してください。L2キャッシュによるECC動作は、64ビット境界で行われます。そのため、キャッシュ可能なアクセスを実行する場合、アクセスは常に8バイト境界に整列させて、書き込みは8つの全レーンに対して一度に行ってください。この規則に従わないと、ダブル・ビット・エラーが発生し、そのエラーは回復できません。

ECCがイネーブルかディスエーブルに関わらず、64バイトのキャッシュ・トランザクションによって最良のパフォーマンスがもたらされます。64バイトのキャッシュ・トランザクションについて詳しくは、「例3: FPGAによるHPSからのキャッシュ・コヒーレント・データの読み出し」 のセクションのガイドライン: キャッシュ可能なトランザクションごとに64バイトにアクセスします。を参照してください。

ガイドライン: L2 ECCがイネーブルされている場合、FPGA-to-HPSブリッジへのキャッシュ可能なアクセスの8つの書き込みストローブのグループがイネーブルであることを確認します。

  • 32ビットFPGAマスターからのFPGA-to-HPSアクセスでは、バースト長は2、4、8、または16で、すべての書き込みバイトストローブはイネーブルしてください。
  • 64ビットFPGAマスターからのFPGA-to-HPSアクセスでは、すべての書き込みバイトストローブはイネーブルしてください。
  • 128ビットFPGAマスターからのFPGA-to-HPSアクセスでは、上位8または下位8 (またはその両方) の書き込みバイトストローブはイネーブルしてください。
関連情報
レベル 2 の表題