インテルのみ表示可能 — GUID: inb1557106792015
Ixiasoft
9.1. 概要
9.2. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD)
9.3. ソフトウェア要件の定義
9.4. ソフトウェア・アーキテクチャーの定義
9.5. ソフトウェア・ツールの選択
9.6. ブートローダー・ソフトウェアの選択
9.7. 使用アプリケーション向けオペレーティング・システムの選択
9.8. Linux*用のソフトウェア開発プラットフォームのアセンブル
9.9. パートナーOSまたはRTOS用のソフトウェア開発プラットフォームのアセンブル
9.10. ドライバーに関する考慮事項
9.11. ブートとコンフィグレーションに関する考慮事項
9.12. システムリセットに関する考慮事項
9.13. フラッシュに関する考慮事項
9.14. アプリケーションの開発
9.15. テストおよび検証
9.16. エンベデッド・ソフトウェアのデザイン・ガイドラインの改訂履歴
インテルのみ表示可能 — GUID: inb1557106792015
Ixiasoft
8.2. オンチップ・デバッグ・ツール
インテル® Quartus® Prime検証ツールのポートフォリオには、次のインシステム・デバッグ機能が含まれています。
- Signal Probeインクリメンタル配線: 内部信号の迅速な配線をI/Oピンに対して行います。元のデザイン配線には影響を与えません。完全に配線されたデザインから開始します。デバッグ用の信号を選択し、以前に予約したI/Oピン、または現在使用していないI/Oピンに配線します。
- Signal Tap Embedded Logic Analyzer: 内部信号およびI/O信号のステートのプローブには、外部機器や追加のI/Oピンは使用しません。この間、デザインはフルスピードでFPGAデバイス内で動作します。カスタムのトリガー条件ロジックを定義することで、精度と問題特定能力が向上します。外部プローブやデザインファイルへの変更を行わなくても、デザインの内部ノードまたはI/Oピンのステートをキャプチャできます。キャプチャした信号データがすべてデバイスメモリーに格納されると、データの読み出しと解析ができます。Signal Tap Embedded Logic Analyzerは、同期インターフェイスに最適です。非同期インターフェイスのデバッグには、Signal Probeまたは外部ロジック・アナライザーの使用を検討して、信号がより正確に表示されるようにしてください。Signal Tapによって、元のデザインの配線が影響を受ける場合があります。
- Logic Analyzer Interface: 内部FPGA信号を外部ロジック・アナライザーに接続および送信して解析を行い、外部ロジック・アナライザーやミックスド・シグナル・オシロスコープの高度な機能を活用することができます。この機能を使用すると、多数の内部デバイス信号を少数の出力ピンにデバッグ目的で接続し、信号の多重化をデザインI/Oピンを使用して必要に応じて行うことができます。
- In-System Memory Content Editor: インシステムFPGAメモリーおよび定数への読み出しと書き込みのアクセスをJTAGインターフェイスを介して行います。これにより、FPGA内のメモリー内容および定数値への変更のテストを、システム内でのデバイス動作中に実行することができます。
- In-System Sources and Probes: カスタムのレジスターチェーンをセットアップして、ロジックデザイン内のインストルメント化ノードを駆動またはサンプリングします。このとき、簡単な方法でシンプルな仮想スティミュラスを入力し、インストルメント化ノードの現在の値をキャプチャすることができます。
- Virtual JTAG Intel FPGA IPコア: 独自のシステムレベルのデバッグ・インフラストラクチャーをビルドすることができます。これには、プロセッサー・ベースのデバッグ・ソリューションとシステムレベルのデバッグ用ソフトウェア内のデバッグツールの両方が含まれます。SLD_VIRTUAL_JTAG Intel® FPGA IPコアのインスタンス化を直接HDLコード内で行って、1つ以上のトランスペアレントな通信チャネルを提供し、FPGAデザインの一部へのアクセスを実行します。このときデバイスのJTAGインターフェイスを使用します。
- EMIF Debug Toolkit: Tclベースのグラフィカル・ユーザー・インターフェイスにより、JTAG接続を介した通信を行い、回路基板上の外部メモリー・インターフェイスによってキャリブレーション・ステータスおよびデバッグ情報の取得ができるようにします。ツールキットのDriver Margining機能により、メモリー・インターフェイスのマージンの測定ができます。これには、任意のトラフィック・パターンを持つドライバーを使用します。Tclベースのグラフィカル・ユーザー・インターフェイスにより、メモリー・キャリブレーション・データにJTAG接続を介してアクセスが提供されます。このデータは、 Nios® IIシーケンサーによって収集されたものです。このToolkitを使用すると、キャリブレーションのためにランクをマスクし、インターフェイスの再キャリブレーションを要求することができます。ツールキットのDriver Margining機能により、メモリー・インターフェイスのマージンの測定ができます。これには、任意のトラフィック・パターンを持つドライバーを使用します。EMIF Toolkitでは、同じデバイス上の複数の異なるメモリー・インターフェイスと通信できますが、一度に1つだけです。
- Transceiver Toolkit: System Consoleテクノロジーを使用することにより、FPGAおよびボード設計者がシステム内でトランシーバー・リンクのシグナル・インテグリティーをリアルタイムで検証し、ボード立ち上げ時間を改善するのに役立ちます。ビットエラー・レート (BER) のテストと同時に、複数のリンクをターゲットのデータレートで実行し、Transceiver Toolkitでボードデザインを検証します。トランシーバーのアナログ設定を調整することで最適なリンク・パフォーマンスを図ると同時に、さまざまなテストメトリックを使用して結果を定量化します。複数のデバイスの同時テストを1つ以上のボードで行うには、Transceiver Toolkit GUIのリンクテストを使用します。
- P-Tile Toolkit: DMAを備えた Avalon® -MMインターフェイスに対するサポートを提供します。また、大規模データ転送のパフォーマンスを最適化するようにデザインされています。最大のパフォーマンスを小規模サイズの転送で実現するには、インテルでは、P-Tile Avalon® -ST Hard IP for PCIeのような Avalon® ST IPコアの使用をお勧めします。Pタイルでは、 PCI Express* Gen4 in Endpoint、Root PortおよびTLP Bypassをサポートします。
- SDM Debug Toolkit: SDM Debug Toolkitでは、 インテル® Agilex™ デバイスの現在のステータスにアクセスすることができます。