エンベデッド・ペリフェラルIPユーザーガイド

ID 683130
日付 9/21/2020
Public
ドキュメント目次
1. 概要 2. Avalon® -ST Multi-Channel Shared Memory FIFOコア 3. Avalon® -STシングルクロックFIFOコアおよびデュアルクロックFIFOコア 4. Avalon® -STシリアル・ペリフェラル・インターフェイス・コア 5. SPIコア 6. SPI Slave to Avalon® Master Bridgeコア/JTAG to Avalon® Master Bridgeコア 7. インテル eSPIスレーブコア 8. eSPI to LPCブリッジコア 9. イーサネットMDIOコア 10. インテルFPGA 16550互換UARTコア 11. UARTコア 12. JTAG UARTコア 13. インテル FPGA Avalon® Mailboxコア 14. インテル FPGA Avalon® ミューテックス・コア 15. インテル FPGA Avalon® I2C (Master) コア 16. インテル FPGA I2C Slave to Avalon® -MM Master Bridgeコア 17. インテルFPGA Avalon® コンパクト・フラッシュ・コア 18. EPCS/EPCQAシリアル・フラッシュ・コントローラー・コア 19. インテルFPGAシリアル・フラッシュ・コントローラー・コア 20. インテルFPGAシリアル・フラッシュ・コントローラーIIコア 21. インテルFPGA汎用クアッドSPIコントローラー・コア 22. インテルFPGA汎用クアッドSPIコントローラーIIコア 23. インターバル・タイマー・コア 24. インテルFPGA Avalon FIFOメモリーコア 25. オンチップメモリー (RAMおよびROM) コア 26. Optrex 16207 LCDコントローラー・コア 27. PIOコア 28. PLLコア 29. DMAコントローラー・コア 30. Modular Scatter-Gather DMAコア 31. Scatter-Gather DMAコントローラー・コア 32. SDRAMコントローラー・コア 33. トライステートSDRAMコア 34. Video Sync GeneratorコアとPixel Converterコア 35. インテル FPGA Interrupt Latency Counterコア 36. パフォーマンス・カウンター・ユニット・コア 37. ベクトル割り込みコントローラー・コア 38. Avalon® -STデータ・パターン・ジェネレーター・コアとデータ・パターン・チェッカー・コア 39. Avalon® -STテスト・パターン・ジェネレーター・コアとテスト・パターン・チェッカー・コア 40. システムIDペリフェラル・コア 41. Avalon® Packets to Transactions Converterコア 42. Avalon® -STマルチプレクサー・コアとデマルチプレクサー・コア 43. Avalon® -ST Bytes to Packets ConverterコアとPackets to Bytes Converterコア 44. Avalon® -ST Delayコア 45. Avalon® -STラウンド・ロビン・スケジューラー・コア 46. Avalon® -ST Splitterコア 47. Avalon® -MM DDR Memory Half Rate Bridgeコア 48. インテル FPGA GMII to RGMIIコンバーター・コア 49. インテル FPGA MII to RMIIコンバーター・コア 50. インテルFPGA HPS GMII to TSE 1000BASE-X/SGMII PCSブリッジコア 51. インテル FPGA HPS EMAC to Multi-rate PHY GMIIアダプターコア 52. インテル FPGA MSI to GICジェネレーター・コア

2.3.1. インターフェイス

このセクションでは、コアのインターフェイスについて説明します。

Avalon® -STインターフェイス

このコアには、 Avalon® -STインターフェイスが含まれており、データとalmost-fullのステータスを転送します。

表 4.   Avalon® -STインターフェイスのプロパティー
機能 プロパティー
データ・インターフェイス ステータス・インターフェイス
バックプレッシャー レディー・レイテンシー = 0 サポートされていません
データ幅 コンフィグレーション可能 データ幅 = 2ビット

ビートあたりのシンボル = 1

チャネル 最大16チャネルがサポートされます 最大16チャネルがサポートされます
エラー コンフィグレーション可能 使用されません
パケット サポートされています サポートされていません

Avalon® -MMインターフェイス

このコアには最大3つの Avalon® -MMインターフェイスを含めることができます。

  • Avalon® -MMコントロール・インターフェイス — マスター・ペリフェラルでalmost-fullおよびalmost-emptyのしきい値を設定し、アクセスできるようにします。同じしきい値のセットがすべてのチャネルで使用されます。しきい値のレジスターについての説明は、コントロール・インターフェイスのレジスターマップの図を参照してください。
  • Avalon® -MMフィルレベル・インターフェイス — マスター・ペリフェラルで特定のチャネルのFIFOバッファーのフィルレベルを取得できるようにします。フィルレベルは、任意の時点でのFIFOバッファー内のデータ量を表します。このインターフェイスの読み出しレイテンシーは1です。フィルレベル・レジスターについての説明は、フィルレベル・インターフェイスのレジスターマップの表を参照してください。
  • Avalon® -MMリクエスト・インターフェイス — マスター・ペリフェラルで特定のチャネルのデータを要求できるようにします。このインターフェイスは、Use Requestパラメーターがオンになっている場合にのみ実装されます。request_address信号にはチャネル番号が含まれます。各要求には1ワードのデータのみが返されます。

    Avalon® インターフェイスの詳細に関しては、 Avalon® インターフェイスの仕様書を参照してください。