Nios® V プロセッサー・ソフトウェア開発者ハンドブック

ID 743810
日付 7/08/2024
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ドキュメント目次

4.4.2.1. システムの初期化

システムの電源が投入されると、システムの初期化シーケンスが開始されます。 Nios® V プロセッサーを含む FPGA デザインの初期化シーケンス手順は次のとおりです。

  1. ハードウェア・リセット・イベント — ボードは FPGA をリセットするパワー・オン・リセット信号を受信します。
  2. FPGA コンフィグレーション — FPGAは、特定のコンフィグレーション・メモリーまたは外部ハードウェア・マスターから .sof ファイルと共にプログラムされます。
  3. システムリセット — 1 つ以上のプラットフォーム・デザイナー・プロセッサーおよび他のペリフェラルからコンフィグレーションされる Nios® V システムは、ハードウェア・リセット信号を受信して、コンポーネントの組み合わせリセット・ステートを入力します。
  4. Nios V プロセッサー — 各 Nios® V プロセッサーは、プリコンフィグレーションされたリセット・アドレスにジャンプして、このアドレスで確認される命令の実行を開始します。
  5. ブートローダー (オプション) — 詳しくは、ブートローダーのセクションを参照してください。
  6. crt0 の実行 — ブートローダーを使用した場合、プロセッサーは crt0 コード内の _entry シンボルにジャンプします。ブートローダーを使用しなかった場合、CPUは _reset シンボルから開始し、crt0 コードの先頭である _entry シンボルにジャンプします。