Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブック

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ID 726952
日付 7/08/2024
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ドキュメント目次
ドキュメント目次 x
1. Nios® Vエンベデッド・プロセッサーについて 2. Quartus® Prime開発ソフトウェアおよびプラットフォーム・デザイナーでの Nios® Vプロセッサー・ハードウェア・システム・デザイン 3. Nios® Vプロセッサーのソフトウェア・システム・デザイン 4. Nios® Vプロセッサーのコンフィグレーションとブート・ソリューション 5. Nios® Vプロセッサー: MicroC/TCP-IPスタックの使用 6. Nios® Vプロセッサーのデバッグ、検証、およびシミュレーション 7. Nios® Vプロセッサー: リモート・システム・アップデート 8. Nios® Vプロセッサー: カスタム命令の使用 9. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックのアーカイブ 10. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックの改訂履歴
1. Nios® Vエンベデッド・プロセッサーについて x
1.1. インテル® FPGAおよびエンベデッド・プロセッサーの概要 1.2. Quartus® Prime開発ソフトウェアのサポート 1.3. Nios® Vプロセッサーのライセンス 1.4. 組み込みシステムのデザイン
2. Quartus® Prime開発ソフトウェアおよびプラットフォーム・デザイナーでの Nios® Vプロセッサー・ハードウェア・システム・デザイン x
2.1. プラットフォーム・デザイナーでの Nios® Vプロセッサー・システム・デザインの作成 2.2. プラットフォーム・デザイナー・システムの Quartus® Primeプロジェクトへの統合 2.3. Nios® Vプロセッサー・メモリー・システムのデザイン 2.4. クロックとリセットのベスト・プラクティス 2.5. デフォルト・エージェントの割り当て 2.6. 出力に向けたUARTエージェントの割り当て 2.7. JTAG信号
2.1. プラットフォーム・デザイナーでの Nios® Vプロセッサー・システム・デザインの作成 x
2.1.1. Nios® Vプロセッサー・インテルFPGA IPのインスタンス化 2.1.2. システム・コンポーネント・デザインの定義 2.1.3. ベースアドレスと割り込み要求優先順位の指定
2.1.1. Nios® Vプロセッサー・インテルFPGA IPのインスタンス化 x
2.1.1.1. Nios® V/c Compact Microcontroller Intel® FPGA IPのインスタンス化 2.1.1.2. Nios® V/m Microcontroller Intel® FPGA IPのインスタンス化 2.1.1.3. Nios® V/g General Purpose Processor Intel® FPGA IPのインスタンス化
2.1.1.1. Nios® V/c Compact Microcontroller Intel® FPGA IPのインスタンス化 x
2.1.1.1.1. Use Reset Requestタブ 2.1.1.1.2. Vectorsタブ 2.1.1.1.3. ECCタブ
2.1.1.2. Nios® V/m Microcontroller Intel® FPGA IPのインスタンス化 x
2.1.1.2.1. Debugタブ 2.1.1.2.2. Use Reset Requestタブ 2.1.1.2.3. Vectorsタブ 2.1.1.2.4. CPU Architecture 2.1.1.2.5. ECCタブ
2.1.1.3. Nios® V/g General Purpose Processor Intel® FPGA IPのインスタンス化 x
2.1.1.3.1. Debugタブ 2.1.1.3.2. Use Reset Requestタブ 2.1.1.3.3. Vectorsタブ 2.1.1.3.4. Memory Configurationsタブ 2.1.1.3.5. Custom Instructionタブ 2.1.1.3.6. CPU Architecture 2.1.1.3.7. ECCタブ
2.2. プラットフォーム・デザイナー・システムの Quartus® Primeプロジェクトへの統合 x
2.2.1. Quartus® Primeプロジェクトでの Nios® Vプロセッサー・システムモジュールのインスタンス化 2.2.2. 信号の接続と物理的なピン位置の割り当て 2.2.3. インテルFPGAデザインの制約
2.3. Nios® Vプロセッサー・メモリー・システムのデザイン x
2.3.1. 揮発性メモリー 2.3.2. 不揮発性メモリー 2.3.3. オンチップメモリーのコンフィグレーション - RAMまたはROM 2.3.4. キャッシュ 2.3.5. 密結合メモリー
2.4. クロックとリセットのベスト・プラクティス x
2.4.1. システムクロック 2.4.2. リセット要求インターフェイス 2.4.3. リセットリリースIP
2.4.2. リセット要求インターフェイス x
2.4.2.1. 一般的なユースケース
2.6. 出力に向けたUARTエージェントの割り当て x
2.6.1. JTAG UARTでのストールの回避
3. Nios® Vプロセッサーのソフトウェア・システム・デザイン x
3.1. Nios Vプロセッサー・ソフトウェア開発フロー 3.2. インテルFPGA組み込み開発ツール
3.1. Nios Vプロセッサー・ソフトウェア開発フロー x
3.1.1. ボード・サポート・パッケージ・プロジェクト 3.1.2. アプリケーション・プロジェクト
3.2. インテルFPGA組み込み開発ツール x
3.2.1. Nios® VプロセッサーBoard Support Package Editor 3.2.2. インテルFPGA向け RiscFree* IDE 3.2.3. Nios Vユーティリティー・ツール 3.2.4. ファイル形式変換ツール 3.2.5. その他のユーティリティー・ツール
4. Nios® Vプロセッサーのコンフィグレーションとブート・ソリューション x
4.1. 概要 4.2. アプリケーションのリンク 4.3. Nios® Vプロセッサーのブート方法 4.4. Nios® Vプロセッサーのブート方法概要 4.5. コンフィグレーションQSPIフラッシュからの Nios® Vプロセッサーのブート 4.6. オンチップメモリー (OCRAM) からの Nios® Vプロセッサーのブート 4.7. 密結合メモリー (TCM) からの Nios® Vプロセッサーのブート 4.8. Nios® Vプロセッサーのベクトル・コンフィグレーションおよびBSP設定のまとめ
4.2. アプリケーションのリンク x
4.2.1. リンク動作
4.2.1. リンク動作 x
4.2.1.1. BSPによるデフォルトのリンク 4.2.1.2. コンフィグレーション可能なBSPリンク
4.4. Nios® Vプロセッサーのブート方法概要 x
4.4.1. ブートフラッシュからの Nios® Vプロセッサー・アプリケーションのインプレース実行 4.4.2. ブートコピアーを使用して Nios® Vプロセッサー・アプリケーションをブートフラッシュからRAMにコピー 4.4.3. OCRAMから Nios® Vプロセッサー・アプリケーションをインプレース実行 4.4.4. TCMから Nios® Vプロセッサー・アプリケーションをインプレース実行
4.4.1. ブートフラッシュからの Nios® Vプロセッサー・アプリケーションのインプレース実行 x
4.4.1.1. alt_load()
4.4.2. ブートコピアーを使用して Nios® Vプロセッサー・アプリケーションをブートフラッシュからRAMにコピー x
4.4.2.1. 汎用シリアルフラッシュ・インターフェイスを経由する Nios® Vプロセッサー・ブートローダー 4.4.2.2. セキュア・デバイス・マネージャーを経由する Nios® Vプロセッサー・ブートローダー
4.5. コンフィグレーションQSPIフラッシュからの Nios® Vプロセッサーのブート x
4.5.1. Nios Vプロセッサーのデザイン、コンフィグレーション、およびブートフロー (コントロール・ブロックベースのデバイス) 4.5.2. Nios Vプロセッサーのデザイン、コンフィグレーション、およびブートフロー (SDMベースのデバイス)
4.5.1. Nios Vプロセッサーのデザイン、コンフィグレーション、およびブートフロー (コントロール・ブロックベースのデバイス) x
4.5.1.1. コンフィグレーションQSPIフラッシュからの Nios® Vプロセッサー・アプリケーションのインプレース実行 4.5.1.2. ブートコピアー (GSFI経由のブートローダー) を使用して、 Nios® Vプロセッサー・アプリケーションをコンフィグレーションQSPIフラッシュからRAMにコピー 4.5.1.3. GSFI経由のブートローダー・デザイン例
4.5.1.1. コンフィグレーションQSPIフラッシュからの Nios® Vプロセッサー・アプリケーションのインプレース実行 x
4.5.1.1.1. ハードウェア・デザインフロー 4.5.1.1.2. ソフトウェア・デザインフロー 4.5.1.1.3. プログラミング・ファイルの生成 4.5.1.1.4. QSPIフラッシュのプログラミング
4.5.1.2. ブートコピアー (GSFI経由のブートローダー) を使用して、 Nios® Vプロセッサー・アプリケーションをコンフィグレーションQSPIフラッシュからRAMにコピー x
4.5.1.2.1. ハードウェア・デザインフロー 4.5.1.2.2. ソフトウェア・デザインフロー 4.5.1.2.3. プログラミング・ファイルの生成 4.5.1.2.4. QSPIフラッシュのプログラミング
4.5.2. Nios Vプロセッサーのデザイン、コンフィグレーション、およびブートフロー (SDMベースのデバイス) x
4.5.2.1. ブートコピアー (SDM経由のブートローダー) を使用して、 Nios® Vプロセッサー・アプリケーションをコンフィグレーションQSPIフラッシュからRAMにコピー 4.5.2.2. SDM経由のブートローダー・デザイン例
4.5.2.1. ブートコピアー (SDM経由のブートローダー) を使用して、 Nios® Vプロセッサー・アプリケーションをコンフィグレーションQSPIフラッシュからRAMにコピー x
4.5.2.1.1. ハードウェア・デザインフロー 4.5.2.1.2. ソフトウェア・デザインフロー 4.5.2.1.3. ソフトウェア・デザインフロー (SDM経由のブートローダー・プロジェクト) 4.5.2.1.4. ソフトウェア・デザインフロー (ユーザー・アプリケーション・プロジェクト) 4.5.2.1.5. プログラミング・ファイルの生成 4.5.2.1.6. QSPIフラッシュ・プログラミングSDM
4.6. オンチップメモリー (OCRAM) からの Nios® Vプロセッサーのブート x
4.6.1. OCRAMからの Nios® Vプロセッサー・アプリケーションのインプレース実行
4.6.1. OCRAMからの Nios® Vプロセッサー・アプリケーションのインプレース実行 x
4.6.1.1. ハードウェア・デザインフロー 4.6.1.2. ソフトウェア・デザインフロー 4.6.1.3. プログラミング
4.7. 密結合メモリー (TCM) からの Nios® Vプロセッサーのブート x
4.7.1. TCMからの Nios® Vプロセッサー・アプリケーションのインプレース実行
4.7.1. TCMからの Nios® Vプロセッサー・アプリケーションのインプレース実行 x
4.7.1.1. ハードウェア・デザインフロー 4.7.1.2. ソフトウェア・デザインフロー 4.7.1.3. プログラミング
5. Nios® Vプロセッサー: MicroC/TCP-IPスタックの使用 x
5.1. はじめに 5.2. ソフトウェアのアーキテクチャー 5.3. サポートとライセンス 5.4. MicroC/TCP-IPのデザイン例 5.5. 開発フロー　 5.6. デザイン例の操作 5.7. オプションのコンフィグレーション 5.8. MicroC/TCP-IP Simple Socket Serverの概念
5.4. MicroC/TCP-IPのデザイン例 x
5.4.1. ハードウェアおよびソフトウェアの要件 5.4.2. 概要 5.4.3. デザイン例のファイルの取得 5.4.4. ハードウェア・デザインファイル 5.4.5. ソフトウェア・デザインファイル
5.4.5. ソフトウェア・デザインファイル x
5.4.5.1. MicroC/TCP-IP IPerfデザイン例 5.4.5.2. MicroC/TCP-IP Simple Socket Serverデザイン例
5.5. 開発フロー　 x
5.5.1. ハードウェア開発フロー 5.5.2. ソフトウェア開発フロー 5.5.3. デバイスのプログラミング
5.5.2. ソフトウェア開発フロー x
5.5.2.1. BSPプロジェクトの作成 5.5.2.2. BSPのコンフィグレーション 5.5.2.3. アプリケーション・プロジェクトの作成 5.5.2.4. アプリケーション・プロジェクトのビルド
5.6. デザイン例の操作 x
5.6.1. MicroC/TCP-IP IPerfの操作 5.6.2. MicroC/TCP-IP Simple Socket Serverの操作
5.7. オプションのコンフィグレーション x
5.7.1. ハードウェア名のコンフィグレーション 5.7.2. MACおよびIPアドレスのコンフィグレーション 5.7.3. MicroC/TCP-IP初期化のコンフィグレーション 5.7.4. iPerfサーバー自動初期化のコンフィグレーション
5.7.3. MicroC/TCP-IP初期化のコンフィグレーション x
5.7.3.1. ネットワーク・タスクのコンフィグレーション 5.7.3.2. ネットワーク・インターフェイスのコンフィグレーション
5.8. MicroC/TCP-IP Simple Socket Serverの概念 x
5.8.1. MicroC/OS-IIのリソース 5.8.2. エラー処理 5.8.3. MicroC/TCP-IPスタックのデフォルトのコンフィグレーション
6. Nios® Vプロセッサーのデバッグ、検証、およびシミュレーション x
6.1. Nios® V/cプロセッサーのデバッグ 6.2. Nios® Vプロセッサー・ハードウェア・デザインのデバッグ 6.3. Nios® Vプロセッサー・ソフトウェア・デザインのデバッグ 6.4. デバッグツール 6.5. 組み込みデザインに関するその他の考慮事項 6.6. Nios® Vプロセッサー・デザインのシミュレーション
6.1. Nios® V/cプロセッサーのデバッグ x
6.1.1. 非パイプラインNios V/mプロセッサーでのパイロットシステム 6.1.2. printf() でのデバッグ
6.2. Nios® Vプロセッサー・ハードウェア・デザインのデバッグ x
6.2.1. JTAGサーバー 6.2.2. システムコンソール 6.2.3. Signal Tapロジック・アナライザー 6.2.4. In-System Sources and Probes
6.2.2. システムコンソール x
6.2.2.1. JTAG to Avalon® Host Bridgeコア
6.2.3. Signal Tapロジック・アナライザー x
6.2.3.1. ハードウェアおよびソフトウェアの要件 6.2.3.2. Signal Tapロジック・アナライザーのセットアップ 6.2.3.3. キャプチャー・セッションの実行 6.2.3.4. 結果の分析
6.2.3.2. Signal Tapロジック・アナライザーのセットアップ x
6.2.3.2.1. Signal Tapロジック・アナライザーの有効化 6.2.3.2.2. 監視とデバッグに向けた信号の追加 6.2.3.2.3. トリガー条件の指定 6.2.3.2.4. サンプル取得クロック、サンプル深度、メモリータイプ、バッファー取得モードの割り当て 6.2.3.2.5. デザインのコンパイルとターゲットデバイスのプログラミング
6.2.3.2.3. トリガー条件の指定 x
6.2.3.2.3.1. 基本的なトリガー条件 6.2.3.2.3.2. パワーアップ・トリガー条件 6.2.3.2.3.3. その他のトリガー条件 6.2.3.2.3.4. トリガー条件なし
6.2.3.3. キャプチャー・セッションの実行 x
6.2.3.3.1. インテル® FPGA向けAshling* RiscFree* IDEでのデータ・キャプチャーの実行 6.2.3.3.2. ソフトウェアのダウンロードを必要としないデータ・キャプチャーの実行
6.2.3.4. 結果の分析 x
6.2.3.4.1. データの表示 6.2.3.4.2. トレースデータとソフトウェアELFの相関 6.2.3.4.3. キャプチャーしたデータの保存と変換
6.3. Nios® Vプロセッサー・ソフトウェア・デザインのデバッグ x
6.3.1. インテル® FPGA向けAshling* RiscFree* IDE 6.3.2. OpenOCD 6.3.3. Objdumpファイル 6.3.4. Makeコマンドの表示
6.5. 組み込みデザインに関するその他の考慮事項 x
6.5.1. JTAGシグナル・インテグリティー 6.5.2. システムのプロトタイピングに向けた追加メモリー領域
6.6. Nios® Vプロセッサー・デザインのシミュレーション x
6.6.1. 前提条件 6.6.2. プラットフォーム・デザイナーでのシミュレーション環境のセットアップと生成 6.6.3. Nios Vプロセッサー・ソフトウェアの作成 6.6.4. メモリー初期化ファイルの生成 6.6.5. システム・シミュレーション・ファイルの生成 6.6.6. コマンドラインによるQuestaSimシミュレーターでのシミュレーションの実行
6.6.2. プラットフォーム・デザイナーでのシミュレーション環境のセットアップと生成 x
6.6.2.1. IPおよびプラットフォーム・デザイナーのシミュレーション・セットアップ・スクリプトの使用
6.6.3. Nios Vプロセッサー・ソフトウェアの作成 x
6.6.3.1. ボード・サポート・パッケージの生成 6.6.3.2. アプリケーション・プロジェクト・ファイルの生成 6.6.3.3. アプリケーション・プロジェクトのビルド
7. Nios® Vプロセッサー: リモート・システム・アップデート x
7.1. 概要 7.2. Quartus Prime開発ソフトウェア・プロ・エディションとツールのサポート 7.3. SDMベースのデバイスにおける Nios® VプロセッサーRSUクイック・スタート・ガイド
7.2. Quartus Prime開発ソフトウェア・プロ・エディションとツールのサポート x
7.2.1. Quartus® Prime開発ソフトウェア・プロ・エディション 7.2.2. Programming File Generator
7.2.1. Quartus® Prime開発ソフトウェア・プロ・エディション x
7.2.1.1. Max Retryパラメーターの設定 7.2.1.2. ファクトリー・ロード・ピンの選択
7.2.2. Programming File Generator x
7.2.2.1. Programming File Generatorのファイルタイプ 7.2.2.2. Bitswapオプション 7.2.2.3. Quartus® Primeプログラマー 7.2.2.4. サポートされているQSPIフラッシュデバイス
7.3. SDMベースのデバイスにおける Nios® VプロセッサーRSUクイック・スタート・ガイド x
7.3.1. 個別のファクトリー、アプリケーション、および更新イメージ 7.3.2. ハードウェア・デザインフロー 7.3.3. ソフトウェア・デザインフロー 7.3.4. 個別のイメージ生成 7.3.5. リモート・システム・アップデート・イメージ・ファイルの生成 7.3.6. QSPIフラッシュのプログラミング 7.3.7. RSUクライアントAPIの操作
7.3.2. ハードウェア・デザインフロー x
7.3.2.1. プラットフォーム・デザイナー・システムの作成 7.3.2.2. Quartus® Prime開発ソフトウェアの設定
7.3.3. ソフトウェア・デザインフロー x
7.3.3.1. ZLIBライブラリーの生成 7.3.3.2. ボード・サポート・パッケージ・プロジェクトの作成 7.3.3.3. BSPプロジェクトのコンフィグレーションと生成 7.3.3.4. 複数のアプリケーション・プロジェクトの作成 7.3.3.5. アプリケーション・プロジェクトのビルド 7.3.3.6. HEXファイルの生成
7.3.5. リモート・システム・アップデート・イメージ・ファイルの生成 x
7.3.5.1. SOFファイルを使用した初期のRSUイメージの生成 7.3.5.2. アプリケーション・アップデート・イメージの生成 7.3.5.3. ファクトリー・アップデート・フラッシュイメージの生成
7.3.6. QSPIフラッシュのプログラミング x
7.3.6.1. 初期のRSUイメージのプログラミング 7.3.6.2. アップデート・イメージのプログラミング
7.3.7. RSUクライアントAPIの操作 x
7.3.7.1. 選択したイメージでのリコンフィグレーションのトリガー 7.3.7.2. アプリケーション・イメージの更新 7.3.7.3. ファクトリー・イメージの更新
8. Nios® Vプロセッサー: カスタム命令の使用 x
8.1. はじめに 8.2. デザイン例 - 未実装命令 8.3. デザイン例 - ハードウェア・アクセラレーション
8.2. デザイン例 - 未実装命令 x
8.2.1. ハードウェアおよびソフトウェアの要件 8.2.2. 概要 8.2.3. デザイン例のファイルの取得 8.2.4. ハードウェア・デザインファイル 8.2.5. ソフトウェア・デザインファイル 8.2.6. 開発フロー 8.2.7. デザイン例の操作
8.2.6. 開発フロー x
8.2.6.1. ハードウェア開発フロー 8.2.6.2. ソフトウェア開発フロー 8.2.6.3. デバイスのプログラミング
8.3. デザイン例 - ハードウェア・アクセラレーション x
8.3.1. ハードウェアおよびソフトウェアの要件 8.3.2. 概要 8.3.3. デザイン例のファイルの取得 8.3.4. ハードウェア・デザインファイル 8.3.5. ソフトウェア・デザインファイル 8.3.6. 開発フロー 8.3.7. デザイン例の操作
8.3.6. 開発フロー x
8.3.6.1. ハードウェア開発フロー 8.3.6.2. ソフトウェア開発フロー 8.3.6.3. デバイスのプログラミング
1. Nios® Vエンベデッド・プロセッサーについて
2. Quartus® Prime開発ソフトウェアおよびプラットフォーム・デザイナーでの Nios® Vプロセッサー・ハードウェア・システム・デザイン
3. Nios® Vプロセッサーのソフトウェア・システム・デザイン
4. Nios® Vプロセッサーのコンフィグレーションとブート・ソリューション
5. Nios® Vプロセッサー: MicroC/TCP-IPスタックの使用
6. Nios® Vプロセッサーのデバッグ、検証、およびシミュレーション
7. Nios® Vプロセッサー: リモート・システム・アップデート
8. Nios® Vプロセッサー: カスタム命令の使用
9. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックのアーカイブ
10. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックの改訂履歴

10. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックの改訂履歴

ドキュメント・バージョン Quartus® Primeのバージョン 変更内容
2024.07.08 24.2
  • ドキュメント全体で、エンベデッドC/C++ 開発者向けEclipse CDTの記載を削除しました。
  • SDMブートローダーの表記をSDM経由のブートローダーに置換しました。
  • GSFIブートローダーの表記をGSFI経由のブートローダーに置換しました。
  • Signal Tapロジック・アナライザーの項にサブトピックを追加しました。
2024.05.13 24.1
  • Nios® Vプロセッサー・クイック・スタート・ガイドの項を削除しました。AN 985: Nios® V Processor Tutorial へのリンクを追加しました。
  • Nios® V/m Microcontrollerのインスタンス化で、次の変更を行いました。
    • Nios® V/m Microcontroller Intel FPGA IPのインスタンス化の図を更新しました。
    • CPU Architectureの表を更新し、mhartid CSR valueを含めています。
  • Nios® V/g Microcontrollerのインスタンス化で、次の変更を行いました。
    • Nios® V/g Microcontroller Intel FPGA IPのインスタンス化の図を更新しました。
    • CPU Architectureの表を更新し、mhartid CSR valueを含めています。
    • 次の項を追加しました。
      • キャッシュ
      • 密結合メモリー
      • システムクロック
      • リセットリリースIP
      • 出力に向けたUARTエージェントの割り当て
      • JTAG UARTでのストールの回避
      • JTAG信号
  • TCMからのNios Vプロセッサー・アプリケーションのインプレース実行のセクションを更新しました。
    • ハードウェア・デザインフローの図とステップを更新しました。
    • ソフトウェア・デザインフローに新しいステップを追加しました。
  • Nios V/cプロセッサーのデバッグで、次の項を更新しました。
    • 非パイプラインNios V/mプロセッサーでのパイロットシステム
    • printf() でのデバッグ
    • 次の項を追加しました。
      • Nios® Vプロセッサー・ハードウェア・デザインのデバッグ
      • JTAGサーバー
      • システムコンソール
      • JTAG to Avalon Host Bridgeコア
      • Signal Tapロジック・アナライザー
      • In-System Sources and Probes
      • インテルFPGA向けAshling* RiscFree* IDE
  • Nios Vプロセッサー: リモート・システム・アップデートで、次の変更を行いました。
    • BSPプロジェクトのコンフィグレーションと生成のステップを更新しました。
    • 複数のアプリケーション・プロジェクトの作成のステップを更新しました。
2023.12.04 23.4
  • AN 980: Nios V Processor Intel Quartus Prime Software Support を参照することを促す注記をドキュメント全体で更新しました。
  • Nios V Processor Intel FPGA IPのインスタンス化で、次の Nios® Vプロセッサー・コアの図とタイトルを更新しました。
    • Nios® V/c Compact Microcontroller Processor Intel® FPGA IP
    • Nios® V/m Microcontroller Intel® FPGA IP
    • Nios® V/g General Purpose Processor Intel® FPGA IP
  • CPU Architecture の表を更新し、アトミック拡張を削除しました。
  • 次の項で、 Quartus® Primeスタンダード・エディション・バージョンのコマンドを追加しました。
    • GUIツールおよびコマンドライン・ツールのタスクの概要の表
    • Nios Vプロセッサー・ソフトウェアの作成内、ボード・サポート・パッケージの生成の項
  • タイトルを変更し、未実装命令に関するデザイン例 (Nios® V/gプロセッサーでのカスタム命令デザイン) をデザイン例 - 未実装命令にしました。
  • デザイン例 - ハードウェア・アクセラレーションの項を追加しました。
2023.10.02 23.3
  • 新しく追加された Nios® V/cプロセッサーに基づき次の項を新たに追加しました。
    • Nios® Vプロセッサーのライセンス
    • Nios® VプロセッサーIPコアのインスタンス化
    • Nios® V/c Processor Intel® FPGA IPのインスタンス化
    • Nios® V/m Processor Intel® FPGA IPのインスタンス化
    • Nios® V/g Processor Intel® FPGA IPのインスタンス化
    • Nios® V/cプロセッサーのデバッグ
    • Nios® V/cプロセッサーのデバッグ手順
  • Nios® Vプロセッサーのコンフィグレーションとブート・ソリューションで、TCMに関連する次の項を更新しました。
    • Nios® Vプロセッサーのブート方法
    • TCMからの Nios® Vプロセッサー・アプリケーションのインプレース実行
    • 密結合メモリー (TCM) からの Nios® Vプロセッサーのブート
    • Nios® Vプロセッサーのベクトル・コンフィグレーションおよびBSP設定のまとめ
  • Nios® V/gおよび Nios® V/cプロセッサーのリリースに伴い、関連する項で Nios® V/mの表記を Nios® Vに更新しました。
2023.09.01 23.2
  • コンフィグレーションQSPIフラッシュからのプロセッサー・アプリケーションのインプレース実行で、ソフトウェア・デザインフローを更新しています。
    • 次の図を更新しました。
      • リンカー領域の設定 (ExceptionsがOCRAM/外部RAMに設定されている場合)
      • リンカー領域の設定 (ExceptionsがQSPIフラッシュに設定されている場合)
    • gsfiドライバーを無効にする手順を追加しました。
  • SDMベースのデバイスにおける Nios® VプロセッサーRSUクイック・スタート・ガイドのセクションを新しく追加しました。
  • 組み込みシステムのデザインの項で、 Nios® Vプロセッサー・システムのデザインフローの図を更新しました。
2023.05.26 23.1
  • AN 980: Nios® V Processor Quartus® Prime Software Support へのリンクを追加しました。
  • Nios® Vプロセッサー: カスタム命令の使用のセクションを新しく追加しました。
2023.04.10 23.1
  • 次の項を追加しました。
    • CachesおよびPeripheral Regionsタブ
    • Custom Instructionタブ
  • GSFIブートローダーの項で、Nios Vプロセッサー・コアのGSFIブートローダーの表を追加しました。
  • ブートコピアー (GSFIブートローダー) を使用して、プロセッサー・アプリケーションをコンフィグレーションQSPIフラッシュからRAMにコピーのセクションで、HEXファイルの生成の項に新しい手順を追加しました。
  • 製品ファミリー名を「 Intel Agilex® 7」に更新しました。
ドキュメント・バージョン Quartus® Primeのバージョン IPのバージョン 変更内容
2023.02.14 22.4 22.4.0
  • インテル® Quartus® Prime開発ソフトウェアのサポートの項を編集しました。
  • Nios V/mプロセッサーのデザイン例の項を編集しました。　
  • 次の項に注記を追加し、 インテル® Quartus® Prime開発ソフトウェアのサポートを参照することを促しています。
    • BSP Editor GUIを使用してのボード・サポート・パッケージの生成
    • Nios V Board Support Package Editor
    • ソフトウェア・デザインフロー
    • BSPプロジェクトの作成
  • 次の項を更新し、Design Storeの移行手順に合わせています。
    • アプリケーション・プロジェクト・ファイルの生成
    • GSFIブートローダー・デザイン例
    • SDMブートローダー・デザイン例
    • MicroC/TCP-IPのデザイン例: 概要
    • デザイン例のファイルの取得
    • アプリケーション・プロジェクトの作成
    • デバイスのプログラミング
    • オプションのコンフィグレーション
  • 次の項を削除しました。
    • グラフィカル・ユーザー・インターフェイスによるデザイン例の生成
    • コマンドライン・インターフェイスを使用した Nios® V/mプロセッサーのデザイン例の生成
    • プラットフォーム・デザイナーからの Nios® Vプロセッサーのデザイン例の生成
    • HEXファイルの生成
2022.10.31 22.1std 1.0.0
  • 表記を インテル® Quartus® Primeプロ・エディション から インテル® Quartus® Primeに更新し、プロ・エディションとスタンダード・エディションの両方に対するサポートを示しています。
  • インテル® Quartus® Prime開発ソフトウェアのサポートの項を新しく追加しました。
2022.10.25 22.3 22.3.0
  • Nios Vプロセッサー: リモート・システム・アップデートのセクションを新しく追加しました。
2022.09.26 22.3 22.3.0
  • Nios Vプロセッサーのパラメーターのコンフィグレーションを次のように更新しました。
    • Debugタブを編集
    • Use Reset Requestタブを追加
    • Vectorsタブを編集し、例外エージェントと例外オフセットを削除
  • 次の図を更新しました。
    • プラットフォーム・デザイナーにおけるNios V/mプロセッサーIPインスタンス
    • プラットフォームデザイナーにおけるNios Vプロセッサーと他のペリフェラルの接続例
    • hal.linker 設定 (QSPIフラッシュの場合)
    • Nios Vプロセッサー・プロジェクトの接続
    • hal.linkerの設定
    • リンカー領域の設定
    • hal.make の設定
    • BSP Driverタブ
  • Enable Reset from Debug Moduleを次の図に追加しました。
    • パラメーター・エディターの設定
    • Nios Vパラメーター・エディターの設定
  • 次の項で、例外ベクトル、例外RAM、例外エージェント、.exception の記述を削除しました。
    • システム・コンポーネント・デザインの定義
    • Nios Vプロセッサーのデザイン、コンフィグレーション、およびブートフロー (コントロール・ブロックベースのデバイス)
    • Nios Vプロセッサーのインプレース実行方式におけるリセット・エージェント設定
    • Nios Vプロセッサーのブートコピアー方式におけるリセット・エージェント設定
    • Nios Vプロセッサーのデザイン、コンフィグレーション、およびブートフロー (SDMベースのデバイス)
    • ブートコピアー (SDM経由のブートローダー) を使用して、Nios Vプロセッサー・アプリケーションをコンフィグレーションQSPIフラッシュからRAMにコピー
    • メモリー構成の詳細の表
    • OCRAMからのNios Vプロセッサー・アプリケーションのインプレース実行内、デザイン、コンフィグレーション、およびブートフロー
    • Nios Vプロセッサーのベクトル・コンフィグレーションおよびBSP設定のまとめ
  • Nios Vプロセッサーのデザイン、コンフィグレーション、およびブートフロー (コントロール・ブロックベースのデバイス) で、BSP EditorのコンフィグレーションとBSPプロジェクトの生成を編集しました。
  • ソフトウェア・デザインフロー (SDMブートローダー・プロジェクト) に、BSP Editorの設定の表を追加しました。
2022.08.12 22.2 21.3.0
  • FPGAデバイスへのNios V/mのプログラミングの手順を編集しました。
  • Debug Tabのパラメーターの表を編集し、dbg_reset の説明を追加しました。
  • オンチップメモリーのコンフィグレーション - RAMまたはROMの項を編集しました。OCRAMからNios Vプロセッサー・アプリケーションをインプレース実行へのリンクを追加しています。
  • 項のタイトルを変更しました。クロックおよびリセットは、クロックとリセットのベスト・プラクティスになっています。
  • 次の項を新しく追加しました。
    • リセット要求インターフェイス
    • 一般的なユースケース
    • デフォルト・エージェントの割り当て
  • エンベデッドC/C++ 開発者向けEclipse CDTの項で、RISC-Vツールチェーンのプリフィクスのコンフィグレーションに関する注記を追加しました。
2022.06.21 22.2 21.3.0
  • インテル® FPGA向けRiscFree IDEに対するサポートを追加しました。
  • 次の項を削除しました。
    • Setting Up Open-Source Tools
    • Building the Application Project using Eclipse Embedded CDT
    • Building the Application Project using the Command-Line Interface
    • Creating a Software Project using Platform Designer & Eclipse Embedded CDT
    • Creating a Software Project Using Command Line
  • ソフトウェア・デザインフローの図を更新し、インテル® FPGA向けRiscFree IDEを含めました。
  • 次の項を追加しました。
    • Nios Vソフトウェア開発フロー
    • ボード・サポート・パッケージ・プロジェクト
    • アプリケーション・プロジェクト
    • インテルFPGA組み込み開発ツール
    • Nios V Board Support Package Editor
    • インテルFPGA向けRiscFree* IDE
    • エンベデッドC/C++ 開発者向けEclipse* CDT
    • Nios Vユーティリティー・ツール
    • ファイル形式変換ツール
    • その他のユーティリティー・ツール
    • ボード・サポート・パッケージの生成
    • アプリケーション・プロジェクト・ファイルの生成
    • アプリケーション・プロジェクトのビルド
2022.04.04 22.1 21.2.0 初版
レベル 2 の表題