Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブック

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ID 726952
日付 7/08/2024
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ドキュメント目次
ドキュメント目次 x
1. Nios® Vエンベデッド・プロセッサーについて 2. Quartus® Prime開発ソフトウェアおよびプラットフォーム・デザイナーでの Nios® Vプロセッサー・ハードウェア・システム・デザイン 3. Nios® Vプロセッサーのソフトウェア・システム・デザイン 4. Nios® Vプロセッサーのコンフィグレーションとブート・ソリューション 5. Nios® Vプロセッサー: MicroC/TCP-IPスタックの使用 6. Nios® Vプロセッサーのデバッグ、検証、およびシミュレーション 7. Nios® Vプロセッサー: リモート・システム・アップデート 8. Nios® Vプロセッサー: カスタム命令の使用 9. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックのアーカイブ 10. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックの改訂履歴
1. Nios® Vエンベデッド・プロセッサーについて x
1.1. インテル® FPGAおよびエンベデッド・プロセッサーの概要 1.2. Quartus® Prime開発ソフトウェアのサポート 1.3. Nios® Vプロセッサーのライセンス 1.4. 組み込みシステムのデザイン
2. Quartus® Prime開発ソフトウェアおよびプラットフォーム・デザイナーでの Nios® Vプロセッサー・ハードウェア・システム・デザイン x
2.1. プラットフォーム・デザイナーでの Nios® Vプロセッサー・システム・デザインの作成 2.2. プラットフォーム・デザイナー・システムの Quartus® Primeプロジェクトへの統合 2.3. Nios® Vプロセッサー・メモリー・システムのデザイン 2.4. クロックとリセットのベスト・プラクティス 2.5. デフォルト・エージェントの割り当て 2.6. 出力に向けたUARTエージェントの割り当て 2.7. JTAG信号
2.1. プラットフォーム・デザイナーでの Nios® Vプロセッサー・システム・デザインの作成 x
2.1.1. Nios® Vプロセッサー・インテルFPGA IPのインスタンス化 2.1.2. システム・コンポーネント・デザインの定義 2.1.3. ベースアドレスと割り込み要求優先順位の指定
2.1.1. Nios® Vプロセッサー・インテルFPGA IPのインスタンス化 x
2.1.1.1. Nios® V/c Compact Microcontroller Intel® FPGA IPのインスタンス化 2.1.1.2. Nios® V/m Microcontroller Intel® FPGA IPのインスタンス化 2.1.1.3. Nios® V/g General Purpose Processor Intel® FPGA IPのインスタンス化
2.1.1.1. Nios® V/c Compact Microcontroller Intel® FPGA IPのインスタンス化 x
2.1.1.1.1. Use Reset Requestタブ 2.1.1.1.2. Vectorsタブ 2.1.1.1.3. ECCタブ
2.1.1.2. Nios® V/m Microcontroller Intel® FPGA IPのインスタンス化 x
2.1.1.2.1. Debugタブ 2.1.1.2.2. Use Reset Requestタブ 2.1.1.2.3. Vectorsタブ 2.1.1.2.4. CPU Architecture 2.1.1.2.5. ECCタブ
2.1.1.3. Nios® V/g General Purpose Processor Intel® FPGA IPのインスタンス化 x
2.1.1.3.1. Debugタブ 2.1.1.3.2. Use Reset Requestタブ 2.1.1.3.3. Vectorsタブ 2.1.1.3.4. Memory Configurationsタブ 2.1.1.3.5. Custom Instructionタブ 2.1.1.3.6. CPU Architecture 2.1.1.3.7. ECCタブ
2.2. プラットフォーム・デザイナー・システムの Quartus® Primeプロジェクトへの統合 x
2.2.1. Quartus® Primeプロジェクトでの Nios® Vプロセッサー・システムモジュールのインスタンス化 2.2.2. 信号の接続と物理的なピン位置の割り当て 2.2.3. インテルFPGAデザインの制約
2.3. Nios® Vプロセッサー・メモリー・システムのデザイン x
2.3.1. 揮発性メモリー 2.3.2. 不揮発性メモリー 2.3.3. オンチップメモリーのコンフィグレーション - RAMまたはROM 2.3.4. キャッシュ 2.3.5. 密結合メモリー
2.4. クロックとリセットのベスト・プラクティス x
2.4.1. システムクロック 2.4.2. リセット要求インターフェイス 2.4.3. リセットリリースIP
2.4.2. リセット要求インターフェイス x
2.4.2.1. 一般的なユースケース
2.6. 出力に向けたUARTエージェントの割り当て x
2.6.1. JTAG UARTでのストールの回避
3. Nios® Vプロセッサーのソフトウェア・システム・デザイン x
3.1. Nios Vプロセッサー・ソフトウェア開発フロー 3.2. インテルFPGA組み込み開発ツール
3.1. Nios Vプロセッサー・ソフトウェア開発フロー x
3.1.1. ボード・サポート・パッケージ・プロジェクト 3.1.2. アプリケーション・プロジェクト
3.2. インテルFPGA組み込み開発ツール x
3.2.1. Nios® VプロセッサーBoard Support Package Editor 3.2.2. インテルFPGA向け RiscFree* IDE 3.2.3. Nios Vユーティリティー・ツール 3.2.4. ファイル形式変換ツール 3.2.5. その他のユーティリティー・ツール
4. Nios® Vプロセッサーのコンフィグレーションとブート・ソリューション x
4.1. 概要 4.2. アプリケーションのリンク 4.3. Nios® Vプロセッサーのブート方法 4.4. Nios® Vプロセッサーのブート方法概要 4.5. コンフィグレーションQSPIフラッシュからの Nios® Vプロセッサーのブート 4.6. オンチップメモリー (OCRAM) からの Nios® Vプロセッサーのブート 4.7. 密結合メモリー (TCM) からの Nios® Vプロセッサーのブート 4.8. Nios® Vプロセッサーのベクトル・コンフィグレーションおよびBSP設定のまとめ
4.2. アプリケーションのリンク x
4.2.1. リンク動作
4.2.1. リンク動作 x
4.2.1.1. BSPによるデフォルトのリンク 4.2.1.2. コンフィグレーション可能なBSPリンク
4.4. Nios® Vプロセッサーのブート方法概要 x
4.4.1. ブートフラッシュからの Nios® Vプロセッサー・アプリケーションのインプレース実行 4.4.2. ブートコピアーを使用して Nios® Vプロセッサー・アプリケーションをブートフラッシュからRAMにコピー 4.4.3. OCRAMから Nios® Vプロセッサー・アプリケーションをインプレース実行 4.4.4. TCMから Nios® Vプロセッサー・アプリケーションをインプレース実行
4.4.1. ブートフラッシュからの Nios® Vプロセッサー・アプリケーションのインプレース実行 x
4.4.1.1. alt_load()
4.4.2. ブートコピアーを使用して Nios® Vプロセッサー・アプリケーションをブートフラッシュからRAMにコピー x
4.4.2.1. 汎用シリアルフラッシュ・インターフェイスを経由する Nios® Vプロセッサー・ブートローダー 4.4.2.2. セキュア・デバイス・マネージャーを経由する Nios® Vプロセッサー・ブートローダー
4.5. コンフィグレーションQSPIフラッシュからの Nios® Vプロセッサーのブート x
4.5.1. Nios Vプロセッサーのデザイン、コンフィグレーション、およびブートフロー (コントロール・ブロックベースのデバイス) 4.5.2. Nios Vプロセッサーのデザイン、コンフィグレーション、およびブートフロー (SDMベースのデバイス)
4.5.1. Nios Vプロセッサーのデザイン、コンフィグレーション、およびブートフロー (コントロール・ブロックベースのデバイス) x
4.5.1.1. コンフィグレーションQSPIフラッシュからの Nios® Vプロセッサー・アプリケーションのインプレース実行 4.5.1.2. ブートコピアー (GSFI経由のブートローダー) を使用して、 Nios® Vプロセッサー・アプリケーションをコンフィグレーションQSPIフラッシュからRAMにコピー 4.5.1.3. GSFI経由のブートローダー・デザイン例
4.5.1.1. コンフィグレーションQSPIフラッシュからの Nios® Vプロセッサー・アプリケーションのインプレース実行 x
4.5.1.1.1. ハードウェア・デザインフロー 4.5.1.1.2. ソフトウェア・デザインフロー 4.5.1.1.3. プログラミング・ファイルの生成 4.5.1.1.4. QSPIフラッシュのプログラミング
4.5.1.2. ブートコピアー (GSFI経由のブートローダー) を使用して、 Nios® Vプロセッサー・アプリケーションをコンフィグレーションQSPIフラッシュからRAMにコピー x
4.5.1.2.1. ハードウェア・デザインフロー 4.5.1.2.2. ソフトウェア・デザインフロー 4.5.1.2.3. プログラミング・ファイルの生成 4.5.1.2.4. QSPIフラッシュのプログラミング
4.5.2. Nios Vプロセッサーのデザイン、コンフィグレーション、およびブートフロー (SDMベースのデバイス) x
4.5.2.1. ブートコピアー (SDM経由のブートローダー) を使用して、 Nios® Vプロセッサー・アプリケーションをコンフィグレーションQSPIフラッシュからRAMにコピー 4.5.2.2. SDM経由のブートローダー・デザイン例
4.5.2.1. ブートコピアー (SDM経由のブートローダー) を使用して、 Nios® Vプロセッサー・アプリケーションをコンフィグレーションQSPIフラッシュからRAMにコピー x
4.5.2.1.1. ハードウェア・デザインフロー 4.5.2.1.2. ソフトウェア・デザインフロー 4.5.2.1.3. ソフトウェア・デザインフロー (SDM経由のブートローダー・プロジェクト) SDM経由のブートローダーBSPプロジェクトの作成 BSP EditorのコンフィグレーションとBSPプロジェクトの生成 SDM経由のブートローダー・アプリケーション・プロジェクトの作成 SDM経由のブートローダー・プロジェクトのビルド HEXファイルの生成とメモリーの初期化 4.5.2.1.4. ソフトウェア・デザインフロー (ユーザー・アプリケーション・プロジェクト) 4.5.2.1.5. プログラミング・ファイルの生成 4.5.2.1.6. QSPIフラッシュ・プログラミングSDM
4.6. オンチップメモリー (OCRAM) からの Nios® Vプロセッサーのブート x
4.6.1. OCRAMからの Nios® Vプロセッサー・アプリケーションのインプレース実行
4.6.1. OCRAMからの Nios® Vプロセッサー・アプリケーションのインプレース実行 x
4.6.1.1. ハードウェア・デザインフロー 4.6.1.2. ソフトウェア・デザインフロー 4.6.1.3. プログラミング
4.7. 密結合メモリー (TCM) からの Nios® Vプロセッサーのブート x
4.7.1. TCMからの Nios® Vプロセッサー・アプリケーションのインプレース実行
4.7.1. TCMからの Nios® Vプロセッサー・アプリケーションのインプレース実行 x
4.7.1.1. ハードウェア・デザインフロー 4.7.1.2. ソフトウェア・デザインフロー 4.7.1.3. プログラミング
5. Nios® Vプロセッサー: MicroC/TCP-IPスタックの使用 x
5.1. はじめに 5.2. ソフトウェアのアーキテクチャー 5.3. サポートとライセンス 5.4. MicroC/TCP-IPのデザイン例 5.5. 開発フロー　 5.6. デザイン例の操作 5.7. オプションのコンフィグレーション 5.8. MicroC/TCP-IP Simple Socket Serverの概念
5.4. MicroC/TCP-IPのデザイン例 x
5.4.1. ハードウェアおよびソフトウェアの要件 5.4.2. 概要 5.4.3. デザイン例のファイルの取得 5.4.4. ハードウェア・デザインファイル 5.4.5. ソフトウェア・デザインファイル
5.4.5. ソフトウェア・デザインファイル x
5.4.5.1. MicroC/TCP-IP IPerfデザイン例 5.4.5.2. MicroC/TCP-IP Simple Socket Serverデザイン例
5.5. 開発フロー　 x
5.5.1. ハードウェア開発フロー 5.5.2. ソフトウェア開発フロー 5.5.3. デバイスのプログラミング
5.5.2. ソフトウェア開発フロー x
5.5.2.1. BSPプロジェクトの作成 5.5.2.2. BSPのコンフィグレーション 5.5.2.3. アプリケーション・プロジェクトの作成 5.5.2.4. アプリケーション・プロジェクトのビルド
5.6. デザイン例の操作 x
5.6.1. MicroC/TCP-IP IPerfの操作 5.6.2. MicroC/TCP-IP Simple Socket Serverの操作
5.7. オプションのコンフィグレーション x
5.7.1. ハードウェア名のコンフィグレーション 5.7.2. MACおよびIPアドレスのコンフィグレーション 5.7.3. MicroC/TCP-IP初期化のコンフィグレーション 5.7.4. iPerfサーバー自動初期化のコンフィグレーション
5.7.3. MicroC/TCP-IP初期化のコンフィグレーション x
5.7.3.1. ネットワーク・タスクのコンフィグレーション 5.7.3.2. ネットワーク・インターフェイスのコンフィグレーション
5.8. MicroC/TCP-IP Simple Socket Serverの概念 x
5.8.1. MicroC/OS-IIのリソース 5.8.2. エラー処理 5.8.3. MicroC/TCP-IPスタックのデフォルトのコンフィグレーション
6. Nios® Vプロセッサーのデバッグ、検証、およびシミュレーション x
6.1. Nios® V/cプロセッサーのデバッグ 6.2. Nios® Vプロセッサー・ハードウェア・デザインのデバッグ 6.3. Nios® Vプロセッサー・ソフトウェア・デザインのデバッグ 6.4. デバッグツール 6.5. 組み込みデザインに関するその他の考慮事項 6.6. Nios® Vプロセッサー・デザインのシミュレーション
6.1. Nios® V/cプロセッサーのデバッグ x
6.1.1. 非パイプラインNios V/mプロセッサーでのパイロットシステム 6.1.2. printf() でのデバッグ
6.2. Nios® Vプロセッサー・ハードウェア・デザインのデバッグ x
6.2.1. JTAGサーバー 6.2.2. システムコンソール 6.2.3. Signal Tapロジック・アナライザー 6.2.4. In-System Sources and Probes
6.2.2. システムコンソール x
6.2.2.1. JTAG to Avalon® Host Bridgeコア
6.2.3. Signal Tapロジック・アナライザー x
6.2.3.1. ハードウェアおよびソフトウェアの要件 6.2.3.2. Signal Tapロジック・アナライザーのセットアップ 6.2.3.3. キャプチャー・セッションの実行 6.2.3.4. 結果の分析
6.2.3.2. Signal Tapロジック・アナライザーのセットアップ x
6.2.3.2.1. Signal Tapロジック・アナライザーの有効化 6.2.3.2.2. 監視とデバッグに向けた信号の追加 6.2.3.2.3. トリガー条件の指定 6.2.3.2.4. サンプル取得クロック、サンプル深度、メモリータイプ、バッファー取得モードの割り当て 6.2.3.2.5. デザインのコンパイルとターゲットデバイスのプログラミング
6.2.3.2.3. トリガー条件の指定 x
6.2.3.2.3.1. 基本的なトリガー条件 6.2.3.2.3.2. パワーアップ・トリガー条件 6.2.3.2.3.3. その他のトリガー条件 6.2.3.2.3.4. トリガー条件なし
6.2.3.3. キャプチャー・セッションの実行 x
6.2.3.3.1. インテル® FPGA向けAshling* RiscFree* IDEでのデータ・キャプチャーの実行 6.2.3.3.2. ソフトウェアのダウンロードを必要としないデータ・キャプチャーの実行
6.2.3.4. 結果の分析 x
6.2.3.4.1. データの表示 6.2.3.4.2. トレースデータとソフトウェアELFの相関 6.2.3.4.3. キャプチャーしたデータの保存と変換
6.3. Nios® Vプロセッサー・ソフトウェア・デザインのデバッグ x
6.3.1. インテル® FPGA向けAshling* RiscFree* IDE 6.3.2. OpenOCD 6.3.3. Objdumpファイル 6.3.4. Makeコマンドの表示
6.5. 組み込みデザインに関するその他の考慮事項 x
6.5.1. JTAGシグナル・インテグリティー 6.5.2. システムのプロトタイピングに向けた追加メモリー領域
6.6. Nios® Vプロセッサー・デザインのシミュレーション x
6.6.1. 前提条件 6.6.2. プラットフォーム・デザイナーでのシミュレーション環境のセットアップと生成 6.6.3. Nios Vプロセッサー・ソフトウェアの作成 6.6.4. メモリー初期化ファイルの生成 6.6.5. システム・シミュレーション・ファイルの生成 6.6.6. コマンドラインによるQuestaSimシミュレーターでのシミュレーションの実行
6.6.2. プラットフォーム・デザイナーでのシミュレーション環境のセットアップと生成 x
6.6.2.1. IPおよびプラットフォーム・デザイナーのシミュレーション・セットアップ・スクリプトの使用
6.6.3. Nios Vプロセッサー・ソフトウェアの作成 x
6.6.3.1. ボード・サポート・パッケージの生成 6.6.3.2. アプリケーション・プロジェクト・ファイルの生成 6.6.3.3. アプリケーション・プロジェクトのビルド
7. Nios® Vプロセッサー: リモート・システム・アップデート x
7.1. 概要 7.2. Quartus Prime開発ソフトウェア・プロ・エディションとツールのサポート 7.3. SDMベースのデバイスにおける Nios® VプロセッサーRSUクイック・スタート・ガイド
7.2. Quartus Prime開発ソフトウェア・プロ・エディションとツールのサポート x
7.2.1. Quartus® Prime開発ソフトウェア・プロ・エディション 7.2.2. Programming File Generator
7.2.1. Quartus® Prime開発ソフトウェア・プロ・エディション x
7.2.1.1. Max Retryパラメーターの設定 7.2.1.2. ファクトリー・ロード・ピンの選択
7.2.2. Programming File Generator x
7.2.2.1. Programming File Generatorのファイルタイプ 7.2.2.2. Bitswapオプション 7.2.2.3. Quartus® Primeプログラマー 7.2.2.4. サポートされているQSPIフラッシュデバイス
7.3. SDMベースのデバイスにおける Nios® VプロセッサーRSUクイック・スタート・ガイド x
7.3.1. 個別のファクトリー、アプリケーション、および更新イメージ 7.3.2. ハードウェア・デザインフロー 7.3.3. ソフトウェア・デザインフロー 7.3.4. 個別のイメージ生成 7.3.5. リモート・システム・アップデート・イメージ・ファイルの生成 7.3.6. QSPIフラッシュのプログラミング 7.3.7. RSUクライアントAPIの操作
7.3.2. ハードウェア・デザインフロー x
7.3.2.1. プラットフォーム・デザイナー・システムの作成 7.3.2.2. Quartus® Prime開発ソフトウェアの設定
7.3.3. ソフトウェア・デザインフロー x
7.3.3.1. ZLIBライブラリーの生成 7.3.3.2. ボード・サポート・パッケージ・プロジェクトの作成 7.3.3.3. BSPプロジェクトのコンフィグレーションと生成 7.3.3.4. 複数のアプリケーション・プロジェクトの作成 7.3.3.5. アプリケーション・プロジェクトのビルド 7.3.3.6. HEXファイルの生成
7.3.5. リモート・システム・アップデート・イメージ・ファイルの生成 x
7.3.5.1. SOFファイルを使用した初期のRSUイメージの生成 7.3.5.2. アプリケーション・アップデート・イメージの生成 7.3.5.3. ファクトリー・アップデート・フラッシュイメージの生成
7.3.6. QSPIフラッシュのプログラミング x
7.3.6.1. 初期のRSUイメージのプログラミング 7.3.6.2. アップデート・イメージのプログラミング
7.3.7. RSUクライアントAPIの操作 x
7.3.7.1. 選択したイメージでのリコンフィグレーションのトリガー 7.3.7.2. アプリケーション・イメージの更新 7.3.7.3. ファクトリー・イメージの更新
8. Nios® Vプロセッサー: カスタム命令の使用 x
8.1. はじめに 8.2. デザイン例 - 未実装命令 8.3. デザイン例 - ハードウェア・アクセラレーション
8.2. デザイン例 - 未実装命令 x
8.2.1. ハードウェアおよびソフトウェアの要件 8.2.2. 概要 8.2.3. デザイン例のファイルの取得 8.2.4. ハードウェア・デザインファイル 8.2.5. ソフトウェア・デザインファイル 8.2.6. 開発フロー 8.2.7. デザイン例の操作
8.2.6. 開発フロー x
8.2.6.1. ハードウェア開発フロー 8.2.6.2. ソフトウェア開発フロー 8.2.6.3. デバイスのプログラミング
8.3. デザイン例 - ハードウェア・アクセラレーション x
8.3.1. ハードウェアおよびソフトウェアの要件 8.3.2. 概要 8.3.3. デザイン例のファイルの取得 8.3.4. ハードウェア・デザインファイル 8.3.5. ソフトウェア・デザインファイル 8.3.6. 開発フロー 8.3.7. デザイン例の操作
8.3.6. 開発フロー x
8.3.6.1. ハードウェア開発フロー 8.3.6.2. ソフトウェア開発フロー 8.3.6.3. デバイスのプログラミング
1. Nios® Vエンベデッド・プロセッサーについて
2. Quartus® Prime開発ソフトウェアおよびプラットフォーム・デザイナーでの Nios® Vプロセッサー・ハードウェア・システム・デザイン
3. Nios® Vプロセッサーのソフトウェア・システム・デザイン
4. Nios® Vプロセッサーのコンフィグレーションとブート・ソリューション
5. Nios® Vプロセッサー: MicroC/TCP-IPスタックの使用
6. Nios® Vプロセッサーのデバッグ、検証、およびシミュレーション
7. Nios® Vプロセッサー: リモート・システム・アップデート
8. Nios® Vプロセッサー: カスタム命令の使用
9. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックのアーカイブ
10. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックの改訂履歴

4.5.2.1.3. ソフトウェア・デザインフロー (SDM経由のブートローダー・プロジェクト)

このセクションでは、SDM経由のブートローダー・プロジェクトを生成およびビルドするデザインフローを提供します。

SDM経由のブートローダーBSPプロジェクトの作成

BSP Editorを起動するには、次の手順に従います。

  1. プラットフォーム・デザイナー・ウィンドウで、File > New BSP を選択します。Create New BSP ウィンドウが表示されます。
  2. BSP setting file では、software/mailbox_bootloader/bsp フォルダーに移動し、BSPに settings.bsp という名前を付けます。

    BSPパス: <project directory>/software/mailbox_bootloader/bsp/settings.bsp

  3. System file (qsys or sopcinfo) には、 Nios® Vプロセッサー・プラットフォーム・デザイナー・システム (.qsys) ファイルを選択します。
  4. Quartus project には、Quartusプロジェクト・ファイルを選択します。
  5. Revision には、正しいリビジョンを選択します。
  6. CPU name には、 Nios® Vプロセッサーを選択します。
  7. Operating system には、Altera HAL を選択します。
  8. Create をクリックし、BSPファイルを作成します。
図 53. Create New BSPウィンドウ

BSP EditorのコンフィグレーションとBSPプロジェクトの生成

  1. BSP Editor > Main > Settings に移動します。
  2. 次の表に従い、設定をコンフィグレーションします。
    表 29.  BSP Editorの設定
    設定 アクション

    hal.max_file_descriptors 5

    		4 を入力します。

    hal.log_port 5

    		None を選択します。

    hal.enable_exit 5

    hal.enable_clean_exit 5

    hal.c_plus_plus 5

    		Unchecked にし、機能を無効にします。

    hal.sys_clk_timer 5

    hal.timerstamp_timer 5

    hal.stdin 5

    hal.stdout 5

    hal.stderr 5

    		None を選択します。
    hal.linker

    次の設定を有効にします。

    • allow_code_at_reset

    • enable_alt_load

    • enable_alt_load_copy_rodata

    • enable_alt_load_copy_rwdata

    • enable_alt_load_copy_exceptions

    hal.make.cflags_user_flags 5

    		-ffunction-sections -fdata-sections と入力します。

    hal.make.link_flags 5

    		-Wl,--gc-sections と入力します。

    hal.make.cflags_optimization 5

    		-Os と入力します。
    図 54. hal の設定
    図 55. hal.linker の設定
    図 56. hal.toolchain の設定
    図 57. hal.make の設定
  3. BSP Software Package に移動し、altera_safeclib を有効にします。
    図 58. BSP Software Package
  4. BSP Editorの BSP Linker Script タブをクリックします。
  5. Linker Section Name の .text 項目には、Linker Region Name にブートローダーROMを設定します。Linker Section Name リストの残りの項目には、ブートローダーRAMを設定します。
    図 59. リンカー領域の設定
  6. BSP Driver タブに移動し、すべてのドライバーを無効にします ( Nios® VプロセッサーおよびMailbox Client Intel® FPGA IPを除く)。
    図 60. BSP Driverタブ
  7. Generate BSP をクリックします。BSPの生成が成功していることを確認します。
  8. BSP Editorを閉じます。

SDM経由のブートローダー・アプリケーション・プロジェクトの作成

  1. デザイン例のファイルをダウンロードします (SDM経由のブートローダー・デザイン例のセクションを参照してください)。デザイン例をビルドする必要はありません。
  2. SDM経由のブートローダー・デザイン例プロジェクトの sw/mailbox_bootloader/app フォルダーに移動します。
  3. SDM経由のブートローダー (mailbox_bootloader.c) をプロジェクトの software/mailbox_bootloader/app フォルダーにコピーします。
  4. PAYLOAD_OFFSET を mailbox_bootloader.c. で再定義します。
    注: SOFイメージサイズは、PAYLOAD_OFFSET に影響します。PAYLOAD_OFFSET は、QSPIフラッシュの Nios® VアプリケーションHEXファイルの開始アドレスであり、SOFイメージの後の位置を指している必要があります。最小 PAYLOAD_OFFSET は、デバイス・データシートのコンフィグレーション・ビットストリーム・サイズを使用して特定することができます。

    例えば、Stratix 10 SX 2800の推定圧縮コンフィグレーション・ビットストリーム・サイズは577Mビット (72.125Mバイト) です。実際のサイズは、このビットストリーム・サイズ以下になることがあります。SOFイメージがアドレス0x0で始まる場合、SOFイメージはアドレス0x44C8FFF (0x44C8A48) まで拡張します。この場合、選択可能な最小 PAYLOAD_OFFSET は0x4500000です。

  5. Nios Vコマンドシェルを起動します。
  6. 次のコマンドを実行し、SDM経由のブートローダー・アプリケーションの CMakeLists.txt を生成します。 
    niosv-app --app-dir=software/mailbox_bootloader/app\
        --bsp-dir=software/mailbox_bootloader/bsp\
        --srcs=software/mailbox_bootloader/app/mailbox_bootloader.c

SDM経由のブートローダー・プロジェクトのビルド

SDM経由のブートローダー・プロジェクトのビルドには、インテルFPGA向け RiscFree* IDE、またはコマンドライン・インターフェイス (CLI) を使用することができます。

CLIを使用する場合は、次のコマンドを使用してSDM経由のブートローダーをビルドすることができます。

cmake -G "Unix Makefiles" -DCMAKE_BUILD_TYPE=Release -B \
        software/mailbox_bootloader/app/release -S \ 
        software/mailbox_bootloader/app

make -C software/mailbox_bootloader/app/release

SDM経由のブートローダーファイル (.elf) は、

software/mailbox_bootloader/app/release フォルダーに作成されます。

HEXファイルの生成とメモリーの初期化

ELFファイルからHEXファイルを生成し、HEXファイルをメモリーの初期化に使用できるようにする必要があります。

  1. Nios Vコマンドシェルを起動します。
  2. SDM経由のブートローダーの場合は、次のコマンドラインを使用してELFをHEXに変換します。次のコマンドにより、SDM経由のブートローダー (bootcopier_rom.hex) ファイルを作成します。 
elf2hex software/mailbox_bootloader/app/release/app.elf \
  -o bootcopier_rom.hex \
  -b <base address of Bootloader ROM> \
  -w <data width of Bootloader ROM in bits> \
  -e <end address of Bootloader ROM> \
  -r <data width of Bootloader ROM in bytes>

ハードウェア・デザインを再コンパイルし、bootcopier_rom.hex でブートローダーROMをメモリー初期化します。

関連情報
5 アルテラでは、これらの設定を使用してSDM経由のブートローダー・コードのフットプリントを低減することを推奨しています。
レベル 2 の表題