3.1.1.5. ATX PLL IPコアのパラメーター、設定、およびポート

インテル® Stratix® 10 LタイルおよびHタイル・トランシーバーPHYユーザーガイド

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日付 3/03/2020

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3.1.1.5. ATX PLL IPコアのパラメーター、設定、およびポート

表 127. ATX PLL IPコアのコンフィグレーション・オプション、パラメーター、および設定
パラメーター	範囲	説明
Message level for rule violations	Error	パラメーター・ルール違反に使用するメッセージレベルを指定します。 Error - ルール違反があればIPの生成が回避される。
Protocol mode	Basic PCIe Gen1 PCIe Gen2 PCIe Gen3 SDI_cascade OTN_cascade	VCOの内部設定ルールを管理します。このパラメーターはプリセットではありません。プロトコルの他のすべてのパラメーターを設定する必要があります。SDI_cascadeおよびOTN_cascadeは、サポートされているカスケード・モード・コンフィグレーションであり、「ATX to FPLL cascade output port」、「manual configuration of counters」、および「fractional mode」をイネーブルします。プロトコルモードSDI_cascadeは、SDI cascadeルールチェックをイネーブルし、OTN_cascadeはOTN cascadeルールチェックをイネーブルします。
Bandwidth	Low Medium High	VCOの帯域幅を指定します。帯域幅を高く設定すると、低減されたジッター除去を犠牲にして、PLLロック時間を短縮します。
Number of PLL reference clocks	1～5	ATX PLLの入力リファレンス・クロック数を指定します。データレートのリコンフィグレーションのために、このパラメーターを使用することができます。
Selected reference clock source	0～4	ATX PLLへ最初に選択されるリファレンス・クロック入力を指定します。
VCCR_GXB and VCCT_GXB supply voltage for the Transceiver	1_0V、and 1_1V ⁴³	TransceiverのVCCR_GXBおよびVCCT_GXB供給電圧を選択します。
Primary PLL clock output buffer	GX clock output buffer/GXT clock output buffer	最初にアクティブになるPLL出力を指定します。 GXを選択した場合は、「Enable PLL GX clock output port」をイネーブルする必要があります。 GXTを選択した場合は、「Enable PLL GXT clock output port」をイネーブルする必要があります。
Enable GX clock output port (tx_serial_clk)	On/Off	GXクロック出力ポートはx1クロックラインに供給します。8.7 GHz未満のPLL出力周波数の場合に選択する必要があります。「Primary PLL clock output buffer」でGXを選択した場合は、ポートもイネーブルする必要があります。
Enable GXT clock output port to above ATX PLL (gxt_output_to_abv_atx)	On/Off	専用の高速クロックラインに供給するATX PLLより上へのGXTクロック出力。8.7 GHzを超えるPLL出力周波数の場合に選択する必要があります。「Primary PLL clock output buffer」でGXTを選択した場合は、ポートもイネーブルする必要があります。
Enable GXT clock output port to below ATX PLL (gxt_output_to_blw_atx)	On/Off	専用の高速クロックラインに供給するATX PLLより下へのGXTクロック出力。8.7 GHzを超えるPLL出力周波数の場合に選択する必要があります。「Primary PLL clock output buffer」でGXTを選択した場合は、ポートもイネーブルする必要があります。
Enable GXT local clock output port (tx_serial_clk_gxt)	Off	専用の高速クロックラインに供給するGXTローカルクロック出力ポート。8.7 GHzを超えるPLL出力周波数の場合に選択する必要があります。「Primary PLL clock output buffer」でGXTを選択した場合は、ポートもイネーブルする必要があります。
Enable GXT clock input port from above ATX PLL (gxt_input_from_abv_atx)	On/Off	専用の高速クロックラインを駆動するAbove ATX PLLポートからのGXTクロック入力ポート。8.7 GHzを超えるPLL入力周波数の場合に選択する必要があります。「Primary PLL clock input buffer」でGXTを選択した場合は、ポートもイネーブルする必要があります。
Enable GXT clock input port from below ATX PLL (gxt_input_from_blw_atx)	On/Off	専用の高速クロックラインを駆動するBelow ATX PLLポートからのGXTクロック入力ポート。8.7 GHzを超えるPLL入力周波数の場合に選択する必要があります。「Primary PLL clock input buffer」でGXTを選択した場合は、ポートもイネーブルする必要があります。
Enable PCIe clock output port	On/Off	これは500 MHzの固定PCIeクロック出力ポートであり、PIPEモードを対象としています。ポートは、ネイティブPHY IPの「pipe_hclk_in」ポートに接続する必要があります。
Enable ATX to FPLL cascade clock output port	On/Off	ATXからFPLLへのカスケードクロック出力ポートをイネーブルします。このオプションは、Fractionalモードおよび「Configure counters manually」オプションを選択します。OTN_cascadeプロトコルモードはOTNルールチェックをイネーブルし、SDI_cascadeモードはSDIルールチェックをイネーブルします。
Enable GXT clock buffer to above ATX PLL	On/Off	ATX PLLより上を駆動するGXTクロック出力ポート。8.7 GHzを超える出力周波数の場合に選択する必要があります。「Primary PLL clock input buffer」でGXTを選択した場合は、ポートもイネーブルする必要があります。
Enable GXT clock buffer to below ATX PLL	On/Off	ATX PLLより下を駆動するGXTクロック出力ポート。8.7 GHzを超える出力周波数の場合に選択する必要があります。「Primary PLL clock input buffer」でGXTを選択した場合は、ポートもイネーブルする必要があります。
GXT output clock source	Local ATX PLL Input from ATX PLL above (gxt_input_from_abv_atx) Input from ATX PLL above (gxt_input_from_blw_atx) Disabled	GXT 3:1マルチプレクサーの選択に基づいて、アクティブなGXTクロック出力を指定します。可能なオプションは、上/下のATX PLLまたはローカルATX PLLからの入力です。
PLL output frequency	インテルStratix 10デバイス・データシートの「トランシーバー性能の仕様」の項を参照してください。	PLLのターゲットとする出力周波数を指定するには、このパラメーターを使用します。
PLL output datarate	GUIを参照してください。	PLLが使用されるターゲット・データレートを指定します。
PLL auto mode reference clock frequency (integer)	GUIを参照してください。	PLL (Integer) の自動モード入力リファレンス・クロック周波数を選択します。
Configure counters manually	On/Off	PLLカウンターの手動制御をイネーブルします。ATXからFPLLへのカスケード・コンフィグレーションでのみ使用可能です。
Multiply factor (M-Counter)	Read only OTN_cascadeまたはSDI_cascadeについては、GUIを参照してください。	Mカウンターの値を表示します。 Mカウンターの値を指定します (SDI_cascadeまたはOTN_cascade Protocolモードのみ)。
Divide factor (N-Counter)	Read only SDI_cascadeまたはOTN_cascadeについては、GUIを参照してください。	Nカウンターの値を表示します。 SDI_cascadeまたはOTN_cascadeについては、GUIを参照してください。
Divide factor (L-Counter)	Read only	Lカウンターの値を表示します。

表 128. ATX PLL IPコアのマスタークロック生成ブロック・パラメーターおよび設定
パラメーター	範囲	説明
Include Master Clock Generation Block ⁴⁴	On/Off	イネーブルすると、マスターCGBがATX PLLのIPコアの一部として含まれます。PLL出力は、Master CGBを駆動します。 x6/x24ボンディング・モードおよびノンボンディング・モードに使用されます。
Clock division factor	1、2、4、8	ボンディング・クロックを生成する前に、マスターCGBクロック入力を分割します。
Enable x24 non-bonded high–speed clock output port	On/Off	x24のノンボンディング・モードに使用されるマスターCGBシリアルクロック出力ポートをイネーブルします。
Enable PCIe clock switch interface	On/Off	PCIeクロック切り替え回路の制御信号をイネーブルします。PCIeクロックレートの切り替えに使用します。
Enable mcgb_rst and mcgb_rst_stat ports	On/Off	`mcgb_rst` および `mcgb_rst_stat` ポートをイネーブルします。LタイルまたはHタイルデバイスを使用する場合は、すべてのPCIeコンフィグレーションでこれらのポートをディスエーブルする必要があります。
Number of auxiliary MCGB clock input ports	0、1	補助入力は、PCIe Gen3 PIPEプロトコルを実装するために使用されます。fPLLでは使用できません。
MCGB input clock frequency	Read only	マスターCGBの入力クロック周波数を表示します。このパラメーターはユーザーが設定することはできません。
MCGB output data rate	Read only	マスターCGBの出力データレートを表示します。このパラメーターはユーザーが設定することはできません。この値は、「MCGB input clock frequency」および「Master CGB clock division factor」に基づいて計算されます。
Enable bonding clock output ports	On/Off	チャネル・ボンディングに使用されるマスターCGBのtx_bonding_clocksの出力ポートをイネーブルします。このオプションは、ボンディングされたデザインに対しては、ONにする必要があります。
PMA interface width	8、10、16、20、32、40、64	PMA-PCSインターフェイス幅を指定します。この値を、ネイティブPHY IPコア用に選択したPMAインターフェイス幅に一致させます。ネイティブPHY IPコア用のボンディング・クロックを生成するには、正しい値を選択する必要があります。

表 129. ATX PLL IPコアのダイナミック・リコンフィグレーション
パラメーター	範囲	説明
Enable dynamic reconfiguration	On/Off	ダイナミック・リコンフィグレーション・インターフェイスをイネーブルします。
Enable Native PHY Debug Master Endpoint	On/Off	イネーブルすると、PLL IPには、内部でAvalon-MMインターフェイス・スレーブに接続するエンベデッドNative PHY Debug Master Endpointが含まれます。NPDMEは、トランシーバーのリコンフィグレーション空間へのアクセスが可能です。また、System Consoleを使用してJTAG経由で特定のテストやデバッグ機能が実行可能です。1チャネル以上を使用するコンフィグレーションでは、このオプションは`Share reconfiguration interface`オプションのイネーブルを必要とします。また、`jtag_debug` リンクをシステムに含める必要がある場合もあります。
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE	On/Off	イネーブルすると、reconfig_waitrequestは、PreSICEとのAvalon-MMインターフェイス・アービトレーションのステータスを表示しません。Avalon-MMインターフェイス・アービトレーションのステータスは、ソフト・ステータス・レジスター・ビットに反映されます。このフィーチャーを使用するには、「Optional Reconfiguration Logic」の下の「Enable control and status registers」機能をイネーブルする必要があります。
Enable capability registers	On/Off	トランシーバーPLLのコンフィグレーションについての概略情報を提供するケイパビリティー・レジスターをイネーブルします。
Set user-defined IP identifier	0～255	ケイパビリティー・レジスターがイネーブルになっている場合に、user_identifierオフセットから読み出すことができるユーザー定義の数値識別子を設定します。
Enable control and status registers	On/Off	エンベデッド・デバッグを介して、PHYインターフェイスでステータス信号の読み出しおよびコントロール信号の書き込みを行うためのソフトレジスターをイネーブルします。使用可能な信号には、`pll_cal_busy`、pll_lockedおよびpll_powerdownが含まれます。
Configuration file prefix	altera_xcvr_atx_pll_s10	イネーブルした際に生成されたコンフィグレーション・ファイルに使用するファイル・プリフィクスを指定します。IPの各バリアントは、コンフィグレーション・ファイルに一意のプリフィクスを使用する必要があります。
Generate SystemVerilog package file	On/Off	イネーブルすると、IPは、リコンフィグレーションに必要な属性値で定義されたパラメーターを含む「(Configuration file prefix)_reconfig_parameters.sv」という名前のSystemVerilogパッケージファイルを生成します。
Generate C header file	On/Off	イネーブルすると、IPは、リコンフィグレーションに必要な属性値で定義されたパラメーターを含む「(Configuration file prefix)_reconfig_parameters.h」という名前のCヘッダーファイルを生成します。
Generate MIF (Memory Initialize File)	On/Off	イネーブルすると、IPは、「(Configuration file prefix)_reconfig_parameters.mif」という名前のMIF (Memory Initialization File) を生成します。MIFファイルには、データ形式でのリコンフィグレーションに必要な属性値が含まれています。
Enable multiple reconfiguration profiles	On/Off	イネーブルすると、GUIを使用して複数のコンフィグレーションを格納できます。IPは、格納されているすべてのプロファイルのリコンフィグレーション・ファイルを生成します。IPはまた、複数のリコンフィグレーション・プロファイルの整合性をチェックして、それらの間でリコンフィグレーションできることを確認します。
Enable embedded reconfiguration streamer	On/Off	複数の事前定義されたコンフィグレーション・プロファイル間のダイナミック・リコンフィグレーション処理を自動化するエンベデッド・リコンフィグレーション・ストリーマーをイネーブルします。
Generate reduced reconfiguration files	On/Off	イネーブルすると、ネイティブPHYが、複数のコンフィグレーション・プロファイルで異なる、属性またはRAMデータのみを含むリコンフィグレーション・レポート・ファイルを生成します。
Number of reconfiguration profiles	1～8	複数のリコンフィグレーション・プロファイルをイネーブルした場合にサポートする、リコンフィグレーション・プロファイルの数を指定します。
Store current configuration to profile	0～7	「Store profile」ボタンをクリックした場合、格納されるリコンフィグレーション・プロファイルを選択します。

表 130. ATX PLL IPコアのポート
ポート	入力/出力	クロックドメイン	説明
`pll_refclk0`	入力	該当なし	リファレンス・クロック入力ポート0です。合計で5つのリファレンス・クロック入力ポートがあります。使用可能なリファレンス・クロック・ポートの数は、Number of PLL reference clocksのパラメーターによって異なります。
`pll_refclk1`	入力	該当なし	リファレンス・クロック入力ポート1です。
`pll_refclk2`	入力	該当なし	リファレンス・クロック入力ポート2です。
`pll_refclk3`	入力	該当なし	リファレンス・クロック入力ポート3です。
`pll_refclk4`	入力	該当なし	リファレンス・クロック入力ポート4です。
`mcgb_aux_clk0`	入力	該当なし	リンク速度のネゴシエーション中にfPLLとATX PLLを切り替えるPCIe実装に使用されます。
`pcie_sw[1:0]`	入力	非同期	PCIeプロトコルの実装に使用する2ビットのレート切り替えコントロール入力です。
`gxt_input_from_abv_atx`	入力	該当なし	専用の高速クロックラインを駆動する上のATX PLLからのGXTクロック入力です。
`gxt_input_from_blw_atx`	入力	該当なし	専用の高速クロックラインを駆動する下のATX PLLからのGXTクロック入力です。
`mcgb_rst`	入力	該当なし	マスターCBGをリセットします。LタイルまたはHタイルデバイスを使用する場合は、すべてのPCIeコンフィグレーションでこのポートをディスエーブルする必要があります。
`tx_serial_clk`	出力	該当なし	GXチャネル向け高速シリアルクロック出力ポートです。x1クロック・ネットワークとして機能します。
`pll_locked`	出力	非同期	PLLがロックされているかどうかを示すアクティブHighのステータス信号です。
`pll_pcie_clk`	出力	該当なし	PCIeに使用されます。
`pll_cal_busy`	出力	非同期	PLLキャリブレーション進行中にHighでアサートされるステータス信号です。リセット・コントローラーIPに接続する前にtx_cal_busyポートでこの信号をORします。
`tx_bonding_clocks[5:0]`	出力	該当なし	マスターCGBからの低速パラレルクロック出力を搭載し、オプションの6ビットバスです。ボンディングしたグループ内の各トランシーバー・チャネルは、この6ビットバスを有しています。チャネル・ボンディングに使用され、x6/x24のクロック・ネットワークを表します。
`mcgb_serial_clk`	出力	該当なし	x6/x24のノンボンディング・コンフィグレーション用の高速シリアルクロック出力です。
`pcie_sw_done[1:0]`	出力	非同期	PCIeプロトコルの実装に使用する2ビットのレート切り替えステータス出力です。
`atx_to_fpll_cascade_clk`	出力	該当なし	ATX PLL出力クロックは、fPLLリファレンス・クロック入力を駆動するために使用されます (SDI_cascadeまたはOTN_cascadeプロトコルモードでのみ使用可能)。
`tx_serial_clk_gxt`	出力	該当なし	専用の高速クロックラインを駆動するGXTクロック出力です。
`gxt_output_to_abv_atx`	出力	該当なし	専用の高速クロックラインを駆動する上のATX PLLへのGXTクロック出力です。
`gxt_output_to_blw_atx`	出力	該当なし	専用の高速クロックラインを駆動する下のATX PLLへのGXTクロック出力です。
`mcgb_rst_stat`	出力	該当なし	マスターCBGのステータス信号です。LタイルまたはHタイルデバイスを使用する場合は、すべてのPCIeコンフィグレーションでこのポートをディスエーブルする必要があります。

⁴³ 最小、標準、および最大の電源電圧仕様の詳細については、インテルStratix 10デバイス・データシートを参照してください。

⁴⁴ ボンディング・アプリケーションに対してはMCGBをマニュアルでイネーブルします。

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