インテル® Stratix® 10 LタイルおよびHタイル・トランシーバーPHYユーザーガイド

ID 683621
日付 3/03/2020
Public
ドキュメント目次

2.4.3.1.1. 主な使用モデル

より高速な転送速度および、FPGAファブリックとLタイル/Hタイルの間に導入された新しいEMIBファブリックをサポートするために、インテルデバイスは、確定的レイテンシー (CPRI、IEEE 1588) に使用される従来のレジスターモード転送を、レイテンシーを測定できる一連の位相補償FIFOに置き換えます。位相補償FIFOには次のものが含まれます。

  • TX PCS FIFO
  • TX Core FIFO
  • RX PCS FIFO
  • RX Core FIFO

TX PCSおよびCore FIFOは、TX側のPCS-Coreインターフェイスをコンフィグレーションします。同様に、RX PCSおよびCore FIFOは、RX側のPCS-Coreインターフェイスをコンフィグレーションします。

図 80. PCS-Coreポート・インターフェイス

インテルStratix 10 Lタイル/Hタイルのトランシーバー・ネイティブPHY IPコアを使用すると、確定的レイテンシー・アプリケーション (CPRI、IEEE1588など) の位相補償モードでこれらすべてのFIFOをコンフィグレーションできます。TX PCS FIFO、TX Core FIFO、RX PCS FIFO、およびRX Core FIFOを介したレイテンシーをそれぞれ測定するために次のポートを提供します。

  • tx_pcs_fifo_latency_pulse
  • tx_fifo_latency_pulse
  • rx_pcs_fifo_latency_pulse
  • rx_fifo_latency_pulse
  • latency_sclk

これらのポートをイネーブルするには、インテルStratix 10 Lタイル/Hタイルのトランシーバー・ネイティブPHY IPコアのPCS-Core InterfaceパネルでLatency Measurement PortsのセクションのEnable latency measurement portsオプションを選択する必要があります。latency_sclk を除くすべてのポートは出力ポートです。latency_sclk ポートは、インテルStratix 10 Hタイルのトランシーバー・ネイティブPHY IPコアへの入力です。4つのFIFOを位相補償モードに設定します。

PCS-Coreインターフェイスに関連付けられた4つのFIFOにより、サブサイクル精度までのレイテンシーを測定できます。各FIFOはFIFOのフルに比例して、1または0の latency_pulse を出力できます。例えば、深さが8ワードのFIFOがあり、FIFOが4.5ワードのフルの場合、latency_pulse は1 (4.5/8) = 56%の時間です。

図 81. 位相測定FIFO

この測定パルスは、最大262 MHzで実行できる sample_clock を介してサンプリングされます。このクロックへの準安定ハード化は、ハードロジック内で行われます。

注: FIFO全体のレイテンシーを計算する方法の詳細については、確定的レイテンシーを参照してください。
図 82. 位相測定FIFOブロック図

FIFOのフルネスを測定するには、パラレルクロックと等しくないレートでサンプリング・クロックを実行する必要があります。例えば、parallel_clock * (128/127) または parallel_clock * (64/127) を使用すると、サンプリング・クロックはパラレルクロックに対してさまざまな位相関係をスイープするようにします。結果のパルスが1対0である頻度を単純なカウンターで決定する必要があります。

位相測定回路は、位相補償FIFOの場合と、読み出しポインターおよび書き込みポインターの比率が正確に2:1である位相補償FIFOの場合に機能するようにデザインされています。

インテルStratix 10 Lタイル/Hタイルのトランシーバー・ネイティブPHY IPコアは、選択したモードのFIFOのデフォルトの最大深度を示します。

表 90.  各FIFOの潜在的な深度これらは各FIFOの可能な深度であり、カウンターのデフォルトの間隔ではありません。選択される深度は、FIFOのモードによって異なります。1:2または2:1モードの場合、深度は、カウンターが2xクロックに対して取ることができる最大値として定義する必要があります。
FIFO モード 説明
TX Core FIFO (FPGA Fabric側)

8ワードの深さ

16ワードの深さ

32ワードの深さ

IP GUIで選択したモード/コンフィグレーションに基づいてデフォルトのFIFO深度を決定するには、ネイティブPHY IPコアのSystem Messagesを参照してください。
TX PCS FIFO (トランシーバー側)

8ワードの深さ

16ワードの深さ

IP GUIで選択したモード/コンフィグレーションに基づいてデフォルトのFIFO深度を決定するには、ネイティブPHY IPコアのSystem Messagesを参照してください。
RX PCS FIFO (トランシーバー側)

8ワードの深さ

16ワードの深さ

IP GUIで選択したモード/コンフィグレーションに基づいてデフォルトのFIFO深度を決定するには、ネイティブPHY IPコアのSystem Messagesを参照してください。
RX Core FIFO (FPGA Fabric側)

8ワードの深さ

16ワードの深さ

64ワードの深さ

IP GUIで選択したモード/コンフィグレーションに基づいてデフォルトのFIFO深度を決定するには、ネイティブPHY IPコアのSystem Messagesを参照してください。

確定的レイテンシー・ポートの使用法および例の詳細については、 FIFOレイテンシーの計算の項を参照してください。