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2.3.1. プロトコルのプリセット
2.3.2. GXTチャネル
2.3.3. GeneralパラメーターおよびDatapathパラメーター
2.3.4. PMAパラメーター
2.3.5. PCS-Core Interfaceパラメーター
2.3.6. Analog PMA Settingsパラメーター
2.3.7. Enhanced PCSパラメーター
2.3.8. Standard PCSパラメーター
2.3.9. PCS Direct Datapathパラメーター
2.3.10. Dynamic Reconfigurationパラメーター
2.3.11. Generation Optionsパラメーター
2.3.12. PMA、キャリブレーション、およびリセットポート
2.3.13. PCS-Core Interfaceポート
2.3.14. エンハンストPCSポート
2.3.15. 標準PCSポート
2.3.16. トランシーバーPHY PCS-to-Coreインターフェイスのリファレンス・ポート・マッピング
2.3.17. IPコアファイルの位置
2.5.1.1. PIPE用トランシーバー・チャネルのデータパス
2.5.1.2. サポートされているPIPE機能
2.5.1.3. PIPE Gen1、Gen2、Gen3モードでのTX PLLの接続方法
2.5.1.4. インテルStratix 10トランシーバーでのPCI Express (PIPE) の実装方法
2.5.1.5. PIPE用のネイティブPHY IPコアのパラメーター設定
2.5.1.6. PIPE用fPLL IPコアのパラメーター設定
2.5.1.7. PIPE用ATX PLL IPコアのパラメーター設定
2.5.1.8. PIPE用ネイティブPHY IPコアのポート
2.5.1.9. PIPE用fPLLポート
2.5.1.10. PIPE用のATX PLLのポート
2.5.1.11. TXディエンファシスのプリセットマッピング
2.5.1.12. PIPEコンフィグレーションにおけるチャネルの配置方法
2.5.1.13. Gen3のリンク・イコライゼーション
2.5.1.14. タイミング・クロージャーに関する推奨事項
3.1. PLL
3.2. 入力リファレンス・クロック・ソース
3.3. トランスミッター・クロック・ネットワーク
3.4. クロック生成ブロック
3.5. FPGAファブリック-トランシーバー間のインターフェイス・クロッキング
3.6. ダブルレート転送モード
3.7. トランスミッター・データパス・インターフェイスのクロッキング
3.8. レシーバー・データパス・インターフェイスのクロッキング
3.9. チャネル・ボンディング
3.10. PLLカスケード・クロック・ネットワーク
3.11. PLLおよびクロック・ネットワークの使用
3.12. PLLおよびクロック・ネットワークの改訂履歴
5.2.2.1. RXギアボックス、RXビットスリップ、および極性反転
5.2.2.2. ブロック・シンクロナイザー
5.2.2.3. Interlakenディスパリティー・チェッカー
5.2.2.4. デスクランブラー
5.2.2.5. Interlakenフレーム・シンクロナイザー
5.2.2.6. 64B/66Bデコーダーおよびレシーバー・ステートマシン (RX SM)
5.2.2.7. 10GBASE-Rビットエラー・レート (BER) チェッカー
5.2.2.8. Interlaken CRC-32チェッカー
5.2.2.9. RX PCS FIFO
5.2.2.10. RX Core FIFO
6.1. チャネルおよびPLLブロックのリコンフィグレーション
6.2. リコンフィグレーション・インターフェイスとの相互作用
6.3. 複数のリコンフィグレーション・プロファイル
6.4. アービトレーション
6.5. ダイナミック・リコンフィグレーションにおける推奨事項
6.6. ダイナミック・リコンフィグレーション実行の手順
6.7. ダイレクト・リコンフィグレーション・フロー
6.8. Native PHY IPまたはPLL IPコア・ガイド・リコンフィグレーション・フロー
6.9. 特殊なケースでのリコンフィグレーション・フロー
6.10. アナログPMA設定の変更
6.11. ポートおよびパラメーター
6.12. 複数のIPブロックにわたってマージするダイナミック・リコンフィグレーション・インターフェイス
6.13. エンベデッド・デバッグ機能
6.14. タイミング・クロージャーに関する推奨事項
6.15. サポートされない機能
6.16. トランシーバー・レジスター・マップ
6.17. リコンフィグレーション・インターフェイスおよびダイナミック・リコンフィグレーションの改訂履歴
7.5.1. デュプレックス・チャネルのリキャリブレーション (PMA TXおよびPMA RXの両方)
7.5.2. デュプレックス・チャネルでのみのPMA RXのリキャリブレーション
7.5.3. デュプレックス・チャネルでのみのPMA TXのリキャリブレーション
7.5.4. シンプレックスTXの同じ物理チャネルへのマージなしのPMAシンプレックスRXのリキャリブレーション
7.5.5. シンプレックスRXの同じ物理チャネルへのマージなしのPMAシンプレックスTXのリキャリブレーション
7.5.6. シンプレックスTXがマージされた物理チャネルでのPMAシンプレックスRXのみのリキャリブレーション
7.5.7. シンプレックスRXがマージされた物理チャネルでのPMAシンプレックスTXのみのリキャリブレーション
7.5.8. fPLLのリキャリブレーション
7.5.9. ATX PLLのリキャリブレーション
7.5.10. TX PLLとして使用する場合のCMU PLLのリキャリブレーション
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5.3.1.3.4. バイト・シリアライザーSerialize x4モード
Serialize x4モードはPCIe Gen3プロトコルモードなどの高速アプリケーションで使用され、そこではFPGAファブリックはTX PCSほど速く動作することができません。
Serialize x4モードでは、バイト・シリアライザーは32ビットのデータを8ビットのデータにシリアル化します。TX FIFOからのパラレルデータ幅が1/4になると、クロックレートは4倍になります。
バイト・シリアライゼーション後、バイト・シリアライザーはまず、最下位ワードを転送し、それに続いて最上位ワードを転送します。例えば、FPGAファブリック-PCSインターフェイス幅が32の場合、バイト・シリアライザーは最初に tx_parallel_data[7:0] を転送した後、続いて tx_parallel_data[15:8]、tx_parallel_data[23:16] および tx_parallel_data[31:24] を転送します。
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