2.8. Lタイル/Hタイルでのトランシーバー・ネイティブPHY層の実装の改訂履歴

インテル® Stratix® 10 LタイルおよびHタイル・トランシーバーPHYユーザーガイド

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ID 683621

日付 3/03/2020

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2.8. Lタイル/Hタイルでのトランシーバー・ネイティブPHY層の実装の改訂履歴

ドキュメント・バージョン	変更内容
2020.03.03	次の変更を行いました。次の図を更新して、`rx_clkout` がCDRによって駆動されることを明確にしました。 FIFOレイテンシーの計算 PIPE Gen1/Gen2コンフィグレーション用トランシーバー・チャネルのデータパス PIPE Gen1/Gen2/Gen3コンフィグレーション用トランシーバー・チャネルのデータパス PCIe* リバース・パラレル・ループバック・モードのデータパス Interlaken用のトランシーバー・チャネルのデータパスおよびクロッキング 10GBASE-R用のトランシーバー・チャネル・データパスおよびクロッキング (PCS-PMAインターフェイス幅 = 32ビット) IEEE 1588v2 (PCS-PMAインターフェイス幅 = 32ビット) に準拠した10GBASE-R用のトランシーバー・チャネル・データパスおよびクロッキング KR FEC (PCS-PMAインターフェイス幅 = 64ビット) 付き10GBASE-R用のトランシーバー・チャネル・データパスおよびクロッキング KR FEC (PCS-PMAインターフェイス幅 = 64ビット) 付き40GBASE-R用のトランシーバー・チャネル・データパスおよびクロッキング標準PCSを使用したCPRIのトランシーバー・チャネル・データパスおよびクロッキングエンハンストPCSを使用したCPRIのトランシーバー・チャネル・データパスおよびクロッキング LタイルのODIサポートを明確にしました。未使用またはアイドルのトランシーバー・チャネルを更新しました。
2020.01.29	次の変更を行いました。 CPRIラインレートの改訂の「エンコーディング方式」列に「コアロジックで実装」を追加し、PCS列を「Enhanced PCS」から「PCS Direct」に変更しました。
2019.10.02	次の変更を行いました。 TX Core Interface FIFO Mode > RegisterおよびRXPCS-Core Interface FIFO Mode > Registerに、「このモードは、インターフェイス幅が40ビット以下のPCS Directに限定されます。」という制限を追加しました。 Enable PIPE EIOS RX protectionパラメーターを「General、Common PMA Options、およびDatapath Options」の表に追加しました。
2019.06.07	次の変更を行いました。 Analog PMA SettingsパラメーターのPre-Emphasis First Pre-Tap Polarity設定に2つのパラメーターを追加しました。 Standard PCSとEnhanced PCSの極性反転サポートの違いについての説明を極性反転に追加しました。
2019.03.22	次の変更を行いました。「Output Swing Level (VOD)」および「Pre-Emphasis First Post-Tap Polarity」の割り当てを追加しました。 ODIのイネーブル方法、水平方向のアイ開口部のスキャン、水平および垂直位相のスキャン、およびODIのディスエーブル方法を更新しました。
2018.10.23	次の変更を行いました。「RX PCS-CoreインターフェイスFIFO」の表の `rx_enh_data_valid` を出力に変更しました。
2018.10.05	次の変更を行いました。「未使用またはアイドルのトランシーバー・チャネル」の項の `OSC_CLK_1` のピン要件を変更しました。「IEEE 1588v2 (PCS-PMAインターフェイス幅 = 32ビット) に準拠した10GBASE-R用のトランシーバー・チャネル・データパスおよびクロッキング」の図で、FIFOモードをレジスターから位相補償に変更しました。「未使用またはアイドルのトランシーバー・チャネル」の項の重大な警告メッセージを変更しました。「ネイティブPHY IPコアのシミュレーション」の項に注記を追加しました。 `rx_word_marking_bit` ポートの方向を「RX PCS-Coreインターフェイス・ポートのパラレルデータ、コントロール、およびクロック」の表で変更しました。「TXディエンファシスへのプリセットマッピング」の項のプリセット係数の推奨事項を変更しました。「Gen3のリンク・イコライゼーション」の項のプリセット係数の推奨事項を変更しました。「エンハンストPCS FIFOの動作」の項の10GBASE-Rコンフィグレーションの説明を変更しました。
2018.07.06	次の変更を行いました。「TX Analog PMA Settings Options」の表のSlew Rate Controlパラメーターの値を明確にしました。「トランスミッターのQSF割り当て属性」の表のスルーレートの属性値を明確にしました。 `rx_std_wa_patternalign` ポートに関する注記を「同期ステートマシン・モードのワードアライナー」の項から削除しました。「IEEE 1588v2 (PCS-PMAインターフェイス幅 = 32ビット) に準拠した10GBASE-R用のトランシーバー・チャネル・データパスおよびクロッキング」の図を変更しました。「RXマルチレーンFIFOデスキュー・ステートマシン」の項の `rx_fifo_align_clr` 期間の要件を明確にしました。「RX FIFOデスキューのステートフロー」の図で、リセット終了時の `rx_fifo_align_clr` 期間の要件を明確にしました。「ビット反転と極性反転」の表の `rx_std_byterev_ena[<n>-1:0]` の説明を変更しました。 Use default TX PMA analog settingsおよびUse default RX PMA analog settingsオプションを開始点として使用するデザインに関する注記を、「Analog PMA Settingsパラメーター」の項で追加しました。「Sample QSF Assignment Option」の表に、Provide sample QSF assignmentsの詳細な説明を追加しました。「10GBASE-R用のトランシーバー・チャネル・データパスおよびクロッキング (PCS-PMAインターフェイス幅 = 32ビット)」の図で、PCS-PMA幅を32に変更しました。「未使用またはアイドルのトランシーバー・チャネル」の項で、未使用のトランシーバー・チャネルの警告メッセージをディスエーブルするようにコマンドを変更しました。「TX Analog PMA Settings Options」の表のほとんどのパラメーターにQSF構文の例を追加しました。「RX Analog PMA Settings Options」の表のほとんどのパラメーターにQSF構文の例を追加しました。「ODI帯域幅設定」の表で、データレート範囲およびレジスター設定を変更しました。水平方向のアイ開口部のスキャンを変更しました。水平および垂直位相のスキャンを変更しました。「Simplified Data Interface=Disabled (ディスエーブル)、Double-Rate Transfer=Enabled (イネーブル)」の表の `code_violation_status` 信号に脚注を追加しました。「未使用またはアイドルのトランシーバー・チャネル」の項で重大な警告メッセージを更新しました。「RXの適応モードでの使用」の項に、適応エンジンに関する説明を追加しました。「On-die Instrumentation」の項に、LタイルデバイスのODIサポートを追加しました。「使用可能なデータレートに推奨されるベース・データ・レートおよびクロック生成ブロック」の表で、12165.12 Mbpsデータレートのベース・データ・レートを変更しました。「未使用またはアイドルのトランシーバー・チャネル」の項のピンごとの `.qsf` 割り当て手順に例を追加しました。
2018.03.16	次の変更を行いました。「66ビット・ワードのBasic (Enhanced PCS)、KR FEC付きBasic、KR FEC付き40GBASE-Rのビット・エンコーディング」の表で、`rx_control` ビット[9:8]の機能および説明を「未使用」に変更しました。「ダブルレート転送モードの実装方法」の項に、手順5、6、および12を追加しました。「RXビットスリップ」の項の次の図を変更しました。「8ビットモードでのRXビットスリップ」「10ビットモードでのRXビットスリップ」「16ビットモードでのRXビットスリップ」「20ビットモードでのRXビットスリップ」「マニュアルモードのワードアライナー」の項の次の図を変更しました。「PCS-PMAのインターフェイス幅が8ビットの際のマニュアルモード」「Dynamic Reconfigurationパラメーター」の項に、トランシーバー・ツールキット機能をイネーブルする方法の詳細を追加しました。 Enable tx_coreclkin2 portパラメーターを「PCS-Core Interfaceパラメーター」の表に追加しました。 RX PMA analog mode rulesパラメーターを「Analog PMA Settings」の表に追加しました。「Manual Mode when the PCS-PMA Interface Width is 10 Bits」の図を削除しました。「Manual Mode when the PCS-PMA Interface Width is 16 Bits」の図を削除しました。「Manual Mode when the PCS-PMA Interface Width is 20 Bits」の図を削除しました。「Synchronization State Machine Mode when the PCS-PMA Interface Width is 20 Bits」の図を変更しました。「Word Aligner in Deterministic Latency Mode Waveform」の図を削除しました。「High BER」の図を削除しました。「Block Lock Assertion」の図を削除しました。「アイドル・オーダー・セットの生成例」の図を変更しました。「RX極性反転」の図を変更しました。「RXデータ・ビットスリップ」の項の次の図を変更しました。「8ビットモードでのRXビットスリップ」「10ビットモードでのRXビットスリップ」「16ビットモードでのRXビットスリップ」「20ビットモードでのRXビットスリップ」「TXビット反転」の図を変更しました。「RXビット反転」の図を変更しました。「TXバイト反転」の図を変更しました。「RXバイト反転」の図を変更しました。「TX Analog PMA Settings Options」の表のOutput Swing Level (VOD)パラメーターの値を更新しました。「RX Analog PMA Settings Options」の表の次のパラメーターの詳細を変更しました。 CTLE AC Gain CTLE EQ Gain VGA DC Gain 「TX PMA使用モデル」の項に、TX PMA設定をコンフィグレーションする方法についての説明を追加しました。「マニュアルモード」の項で、CTLEゲイン値を選択する方法についての説明を追加しました。 SKPシンボルを定義して、「Gen1およびGen2のクロック補償」の項で使用される理由を説明する注記を追加しました。「TX Analog PMA Settings Options」の表の次のパラメーターの値を変更、または説明を追加しました。 Output Swing Level (VOD) Pre-Emphasis First Pre-Tap Polarity Pre-Emphasis First Pre-Tap Magnitude Pre-Emphasis First Post -Tap Polarity Pre-Emphasis First Post -Tap Magnitude On-Chip Termination Slew Rate Control 「RX Analog PMA Settings Options」の表の次のパラメーターの値を変更、または説明を追加しました。 RX On-chip Termination CTLE AC Gain CTLE EQ Gain VGA DC Gain 「PCS-PMAのインターフェイス幅が16ビットの際の同期ステートマシン・モード」の図を変更しました。「確定的レイテンシー・モードでのワードアライナーの16ビットの波形」の図を変更しました。「TXデータ・ビットスリップ」の項の次の図を変更しました。 8ビットモードでのTXビットスリップ 10ビットモードでのTXビットスリップ 16ビットモードでのTXビットスリップ 20ビットモードでのTXビットスリップ「アイドル・オーダー・セットの生成例」の図を変更しました。「RXデータ極性反転」の項の極性反転モードの選択を変更しました。「トランスミッター・ビット反転」の項のビット反転モードの選択を変更しました。「レシーバービット反転」の項のビット反転モードの選択を変更しました。「レシーバーバイト反転」の項のバイト反転モードの選択を変更しました。「トランスミッター・バイト反転」の項のバイト反転モードの選択を変更しました。「デバッグ機能」の項の注記を変更しました。「On-die Instrumentation」の項の注記を変更しました。「RX PMAポート」の表の `rx_set_locktoref[<n>-1:0]` および `rx_set_locktoref[<n>-1:0]` ポートに詳細な説明を追加しました。「トランシーバーPHY PCS-to-Coreインターフェイスのリファレンス・ポート・マッピング」の項に注記を追加しました。「ループバックのイネーブルおよびディスエーブル」の項に、シリアル・ループバックをイネーブル/ディスエーブルする方法の説明を追加しました。 PIPEコンフィグレーションにおけるチャネルの配置方法」の項の、PIPEコンフィグレーションのチャネルを配置するための制限のリストを変更しました。「標準PCSを使用したクロック補償」の項のRate Matchモードの名前を変更しました。「Enable TX bit/byte reversal」パラメーターに、「TXビット/バイト反転ポートは使用できませんが、ソフトレジスターを介して変更できます。RXビット反転ポートは使用可能です」という文を追加しました。 rx_syncstatus[<n><w>/<s>-1:0]に、「`rx_syncstatus` は、パラレルデータの幅に依存するバスです。例えば、パラレルデータ幅が32ビットの場合、`rx_syncstatus` は4ビットバスです。最終的な期待値は1'hfであり、制御文字が32ビットのパラレルワードの正しい位置で識別されることを示します」を追加しました。 rx_std_wa_a1a2size[<n>-1:0]に、「2つのアライメント・マーカーの有効なステータスは、`rx_std_wa_ala2size` 信号の2ビットでキャプチャーされます。両方のマーカーが一致すると、信号の値は2'b11になります」を追加しました。「タイミング・クロージャーに関する推奨事項」の項を追加しました。使用可能な2つのPIPE refclkアサインメント設定を、「PIPE用のネイティブPHY IPコアのパラメーター設定」に追加しました。
2017.08.11	次の変更を行いました。 PCIeソリューション・ガイドラインへのリンクを、「ネイティブPHY IPコアのコンフィグレーション」の項に追加しました。タイルごとにサポートされているGXTチャネルの数についての詳細を「GXTチャネル」の表に追加しました。「RX PMA Optional Ports」の表のEnable rx_pma_clkslip portパラメーターの説明を変更しました。「RX Analog PMA Settings Options」の表のRX On-chip Terminationパラメーター値に、測定単位を追加しました。「KR-FECパラメーター」の表に次のパラメーターの説明を追加しました。 Enable tx_enh_frame port Enable rx_enh_frame port Enable rx_enh_frame_diag_status port 「Rate Match FIFOパラメーター」の表のPCI Express Gen3 rate match FIFO modeパラメーターに、詳細な説明を追加しました。「ダイナミック・リコンフィグレーション」の表のShare reconfiguration interfaceパラメーターの説明を変更しました。「RX PMAポート」の表の `rx_pma_clkslip` 信号の方向を変更し、説明を更新しました。「TX PCS-CoreインターフェイスFIFO」の表の次の信号のクロックドメインを変更しました。 `tx_fifo_empty[<n>-1:0]` `tx_fifo_pempty[<n>-1:0]` `rx_fifo_full[<n>-1:0]` `rx_fifo_pfull[<n>-1:0]` 「ワードアライナーを使用したレイテンシーの計算」の項を追加しました。「CPRIラインレートの改訂」の表を追加しました。「標準PCSを使用したCPRIのトランシーバー・チャネル・データパスおよびクロッキング」の図を変更しました。「標準PCSを使用したさまざまなCPRIデータレートのクロック周波数」の表を追加しました。「エンハンストPCSを使用したCPRIのトランシーバー・チャネル・データパスおよびクロッキング」の図を追加しました。「エンハンストPCSを使用したさまざまなCPRIデータレートのクロック周波数」の表を追加しました。「FIFOレイテンシーの計算」の項を追加しました。 CPRIの章を追加しました。「PCS-Core Interfaceパラメーター」の表のEnable rx_fifo_pfull portおよびEnable rx_fifo_pempty portパラメーターの説明を更新しました。「RX Analog PMA Settings Options」の表に、CTLE AC Gain、CTLE EQ Gain、およびVGA DC Gainパラメーターの説明を追加しました。「TX PCS-CoreインターフェイスFIFO」の表の `tx_fifo_pfull[<n>-1:0]` および `tx_fifo_pempty[<n>-1:0]` ポートの説明を更新しました。「RX Adaption Mode Attributes」の表の `adp_dc_ctle_mode_sel`、`adp_dc_ctle_mode0_win_start`、`adp_dc_ctle_onetime`、および `adp_vga_ctle_low_limit` にPCIe Adaptive Mode列を追加し、ビット設定を変更しました。「レジスターチェーンの最小ホールド時間の計算」の表の脚注を変更しました。表を完全に再構築し、「トランシーバー-FPGAファブリック転送」の項にサポートテキストを追加しました。「ダイナミック・リコンフィグレーション」の表のShare reconfiguration interfaceパラメーターの説明を変更しました。
2017.06.06	次の変更を行いました。「TX PMA Options」の表からQPIオプションを削除しました。「PMA機能」の項を追加しました。「デバッグ機能」の項を追加しました。 Enable feedback compensation bondingパラメーターを「PIPE用fPLL IPコアのパラメーター設定」の項から削除しました。 Enable feedback compensation bondingパラメーターを「PIPE用ATX PLL IPコアのパラメーター設定」の項から削除しました。パラメータ名をStore current configuration to profileに変更し、「Configuration Profiles」の表の中のGUIと一致するようにしました。「PIPE Gen1、Gen2、Gen3モードでのTX PLLの接続方法」の項の図を変更しました。「Standard PCS Options」の表を追加しました。「PIPEコンフィグレーション用の論理PCSマスターチャネル」の表のx1PIPEコンフィグレーションの論理PCSマスターチャネル番号を変更しました。「TX Analog PMA Settings Options」の表の、 Pre-Emphasis First Pre-Tap MagnitudeおよびPre-Emphasis First Post -Tap Magnitudeの値を変更しました。「General、Common PMA Options、およびDatapath Options」の表のいくつかのパラメーターおよび説明を更新しました。 Selected TX PCS bonding clock networkパラメーターを、「TX Clock Options」の表から削除しました。 VGA Half BW Enableパラメーターを、「RX Analog PMA Settings」の表から削除しました。「Byte Serializer and Deserializerパラメーター」の表のパラメーターの名前を変更して、GUIに一致するようにしました。「ギアボックス」の表の `rx_bitslip[<n>-1:0]` の説明を変更しました。「RX PMA適応モードの設定」の項を追加しました。「CPRI向けの確定的レイテンシー・モードのワードアライナー」の項を追加しました。 Best Case列を、「レジスターチェーンの最小ホールド時間の計算」の表から削除しました。 Best Case行を、「レジスターチェーンの最小ホールド時間の計算」の表から削除しました。「PRBS制御およびステータスポート」の項のポートのリストを更新しました。「PRBSソフト・アキュムレーターの使用モデル」の項を追加しました。
2017.03.08	次の変更を行いました。「RX Analog PMA Settings Options」の表のVGA Half BW Enableの説明を変更しました。
2017.02.17	次の変更を行いました。「GXTチャネル」の項を追加しました。「GXチャネルとGXTチャネル間のリコンフィグレーション」の項を追加しました。「RX PMA Optional Ports」の表の、Enable rx_pma_clkslip portオプションの説明を変更しました。「Analog PMA Settingsパラメーター」の項のTXおよびRXアナログPMA設定のリストオプションを変更しました。「TX Analog PMA Settings Options」および「RX Analog PMA Settings Options」の表から、パラメーターを削除しました。「TX PMA Optional Ports - PMA QPI Options」の表を削除しました。「RX PMA Ports」の表の `rx_pma_clkslip` ポートの説明を変更しました。 Enable PCS reset status portsオプションを、「PCS-Core Interfaceパラメーター」の表に追加しました。「トランシーバー・プロトコル用のPHY層の実装」の項を追加しました。
2016.12.21	初版