インテル® Stratix® 10 LタイルおよびHタイル・トランシーバーPHYユーザーガイド

ID 683621
日付 3/03/2020
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ドキュメント目次

5.4.2.1. ブロック・シンクロナイザー

PMAのパラレル化は任意のワード境界で起こります。そのため、RX PMA CDRからのパラレルデータは意味のある文字境界に再アライメントする必要があります。PCI-Express 3.0ベース仕様では、SKPブロックを除いて、データは130ビットブロックを使用して形成されることの概略が定められています。

SKP Ordered Setは66、98、130、162、または194ビット長になり得ます。ブロック・シンクロナイザーは、受信ストリームの正しい境界を特定し、ブロック・アライメントを達成するために、Electrical Idle Exit Sequence Ordered Set (または高速トレーニング・シーケンス (NFTS) Ordered Setの最後の番号) またはスキップ (SKP) Ordered Setを検索します。また、ブロックは、可変長になり得るため、SKP Ordered Setの受信に続いて新しいブロック境界に再アライメントされます。