インテル® Stratix® 10 LタイルおよびHタイル・トランシーバーPHYユーザーガイド

ダウンロード PDF
ID 683621
日付 3/03/2020
Public
ドキュメント目次
ドキュメント目次 x
1. 概要 2. Lタイル/HタイルでのトランシーバーPHY層の実装 3. PLLおよびクロック・ネットワーク 4. トランシーバー・チャネルのリセット 5. インテルStratix 10 Lタイル/Hタイル・トランシーバーPHYアーキテクチャー 6. リコンフィグレーション・インターフェイスおよびダイナミック・リコンフィグレーション 7. キャリブレーション A. Lタイル/Hタイル・トランシーバー・レジスターの論理ビュー
1. 概要 x
1.1. インテルStratix 10デバイスバリアントにおけるLタイル/Hタイルのレイアウト 1.2. インテルStratix 10デバイスおよびパッケージバリアントにおけるLタイル/Hタイルの数 1.3. Lタイル/Hタイルのビルディング・ブロック 1.4. 概要の改訂履歴
1.1. インテルStratix 10デバイスバリアントにおけるLタイル/Hタイルのレイアウト x
1.1.1. インテルStratix 10 GX/SX Hタイルのコンフィグレーション 1.1.2. インテルStratix 10 TXのHタイルおよびEタイルのコンフィグレーション 1.1.3. インテルStratix 10 MXのHタイルおよびEタイルのコンフィグレーション
1.3. Lタイル/Hタイルのビルディング・ブロック x
1.3.1. トランシーバー・バンク・アーキテクチャー 1.3.2. トランシーバーのチャネルタイプ 1.3.3. GXおよびGXTチャネル配置ガイドライン 1.3.4. GXTチャネルの使用法 1.3.5. PLLおよびクロック・ネットワーク 1.3.6. イーサネット・ハードIP 1.3.7. PCIe Gen1/Gen2/Gen3ハードIPブロック
1.3.2. トランシーバーのチャネルタイプ x
1.3.2.1. GXチャネル 1.3.2.2. GXTチャネル
1.3.5. PLLおよびクロック・ネットワーク x
1.3.5.1. PLL 1.3.5.2. 入力リファレンス・クロック・ソース 1.3.5.3. トランシーバー・クロック・ネットワーク
1.3.5.1. PLL x
1.3.5.1.1. トランシーバーのフェーズ・ロック・ループ (PLL) 1.3.5.1.2. クロック生成ブロック (CGB)
1.3.5.3. トランシーバー・クロック・ネットワーク x
1.3.5.3.1. x1クロックライン 1.3.5.3.2. x6クロックライン 1.3.5.3.3. x24クロックライン 1.3.5.3.4. GXTクロック・ネットワーク
1.3.6. イーサネット・ハードIP x
1.3.6.1. 100G/50GイーサネットMACハードIP 1.3.6.2. 100Gコンフィグレーション 1.3.6.3. 50Gコンフィグレーション
2. Lタイル/HタイルでのトランシーバーPHY層の実装 x
2.1. トランシーバー・デザインのIPブロック 2.2. トランシーバー・デザイン・フロー 2.3. ネイティブPHY IPコアのコンフィグレーション 2.4. インテルStratix 10 Lタイル/Hタイル・トランシーバー・ネイティブPHYのインテルStratix 10 FPGA IPコアの使用 2.5. トランシーバー・プロトコル用のPHY層の実装 2.6. 未使用またはアイドルのトランシーバー・チャネル 2.7. ネイティブPHY IPコアのシミュレーション 2.8. Lタイル/Hタイルでのトランシーバー・ネイティブPHY層の実装の改訂履歴
2.2. トランシーバー・デザイン・フロー x
2.2.1. PLL IPコアの選択 2.2.2. リセット・コントローラー 2.2.3. リコンフィグレーション・ロジックの作成 2.2.4. PLL IPコアおよびリセット・コントローラーへのネイティブPHY IPコアの接続 2.2.5. データパスの接続 2.2.6. ネイティブPHY IPコアSDCの変更 2.2.7. デザインのコンパイル 2.2.8. デザインの機能性の検証
2.3. ネイティブPHY IPコアのコンフィグレーション x
2.3.1. プロトコルのプリセット 2.3.2. GXTチャネル 2.3.3. GeneralパラメーターおよびDatapathパラメーター 2.3.4. PMAパラメーター 2.3.5. PCS-Core Interfaceパラメーター 2.3.6. Analog PMA Settingsパラメーター 2.3.7. Enhanced PCSパラメーター 2.3.8. Standard PCSパラメーター 2.3.9. PCS Direct Datapathパラメーター 2.3.10. Dynamic Reconfigurationパラメーター 2.3.11. Generation Optionsパラメーター 2.3.12. PMA、キャリブレーション、およびリセットポート 2.3.13. PCS-Core Interfaceポート 2.3.14. エンハンストPCSポート 2.3.15. 標準PCSポート 2.3.16. トランシーバーPHY PCS-to-Coreインターフェイスのリファレンス・ポート・マッピング 2.3.17. IPコアファイルの位置
2.3.14. エンハンストPCSポート x
2.3.14.1. エンハンストPCSのTXおよびRXコントロール・ポート
2.3.16. トランシーバーPHY PCS-to-Coreインターフェイスのリファレンス・ポート・マッピング x
2.3.16.1. PCS-Coreインターフェイス・ポートのエンハンストPCS 2.3.16.2. PCS-Coreインターフェイス・ポートの標準PCS 2.3.16.3. PCS-Coreインターフェイス・ポートのPCS-Direct
2.4. インテルStratix 10 Lタイル/Hタイル・トランシーバー・ネイティブPHYのインテルStratix 10 FPGA IPコアの使用 x
2.4.1. PMA機能 2.4.2. PCS機能 2.4.3. 確定的レイテンシーの使用モデル 2.4.4. デバッグ機能
2.4.1. PMA機能 x
2.4.1.1. TX PMA使用モデル 2.4.1.2. RX PMA使用モデル
2.4.1.2. RX PMA使用モデル x
2.4.1.2.1. RXのマニュアルモードでの使用 2.4.1.2.2. RXの適応モードでの使用 2.4.1.2.3. RX PMA適応モードの設定 2.4.1.2.4. レジスターシーケンス
2.4.2. PCS機能 x
2.4.2.1. レシーバー・ワード・アライメント 2.4.2.2. レシーバーのクロック補償 2.4.2.3. エンコーディング/デコーディング 2.4.2.4. ディスパリティー・コントロールおよびチェックの実行 2.4.2.5. エンハンストPCSのFIFO動作 2.4.2.6. 極性反転 2.4.2.7. データ・ビットスリップ 2.4.2.8. ビット反転 2.4.2.9. バイト反転 2.4.2.10. ダブルレート転送モード 2.4.2.11. 非同期データ転送 2.4.2.12. 低レイテンシー
2.4.2.1. レシーバー・ワード・アライメント x
2.4.2.1.1. 標準PCSを使用したワード・アライメント 2.4.2.1.2. エンハンストPCSを使用したワード・アライメント
2.4.2.2. レシーバーのクロック補償 x
2.4.2.2.1. 標準PCSを使用したクロック補償 2.4.2.2.2. 標準PCSを使用したクロック補償
2.4.2.3. エンコーディング/デコーディング x
2.4.2.3.1. 8B/10Bエンコーダーおよびデコーダー 2.4.2.3.2. GbEおよびIEEE 1588v2に準拠したGbEの8B/10Bエンコーディング 2.4.2.3.3. 64B/66Bベースのプロトコル用のKR-FEC機能
2.4.2.4. ディスパリティー・コントロールおよびチェックの実行 x
2.4.2.4.1. 8B/10B TXディスパリティー・コントロール
2.4.2.5. エンハンストPCSのFIFO動作 x
2.4.2.5.1. エンハンストPCS FIFO動作
2.4.2.6. 極性反転 x
2.4.2.6.1. TXデータ極性反転 2.4.2.6.2. RXデータ極性反転
2.4.2.7. データ・ビットスリップ x
2.4.2.7.1. TXデータ・ビットスリップ 2.4.2.7.2. RXデータ・ビットスリップ
2.4.2.8. ビット反転 x
2.4.2.8.1. トランスミッター・ビット反転 2.4.2.8.2. レシーバービット反転
2.4.2.9. バイト反転 x
2.4.2.9.1. トランスミッター・バイト反転 2.4.2.9.2. レシーバーバイト反転
2.4.2.10. ダブルレート転送モード x
2.4.2.10.1. ワード・マーキング・ビット 2.4.2.10.2. ダブルレート転送モードの実装方法
2.4.2.11. 非同期データ転送 x
2.4.2.11.1. FPGAファブリック-トランシーバー転送 2.4.2.11.2. トランシーバー-FPGAファブリック転送
2.4.2.12. 低レイテンシー x
2.4.2.12.1. Basic (Standard PCS) での低レイテンシーのイネーブル方法 2.4.2.12.2. Basic (Enhanced PCS) での低レイテンシーのイネーブル方法
2.4.3. 確定的レイテンシーの使用モデル x
2.4.3.1. 位相測定FIFO
2.4.3.1. 位相測定FIFO x
2.4.3.1.1. 主な使用モデル 2.4.3.1.2. FIFOレイテンシーの計算
2.4.4. デバッグ機能 x
2.4.4.1. パターン・ジェネレーターとベリファイアー 2.4.4.2. PRBSソフト・アキュムレーター 2.4.4.3. ループバック 2.4.4.4. On-die Instrumentation
2.4.4.1. パターン・ジェネレーターとベリファイアー x
2.4.4.1.1. パターン・ジェネレーターとベリファイアーの使用モデル 2.4.4.1.2. 方形波パターン・ジェネレーター 2.4.4.1.3. PRBSジェネレーターとベリファイアー 2.4.4.1.4. PRBS制御およびステータスポート 2.4.4.1.5. PRBSジェネレーターとPRBSベリファイアーのイネーブルおよびディスエーブル
2.4.4.2. PRBSソフト・アキュムレーター x
2.4.4.2.1. PRBSソフト・アキュムレーターの使用モデル
2.4.4.3. ループバック x
2.4.4.3.1. ループバックのイネーブルおよびディスエーブル
2.4.4.4. On-die Instrumentation x
2.4.4.4.1. On-die Instrumentationの概要 2.4.4.4.2. ODIのイネーブル方法 2.4.4.4.3. 水平方向のアイ開口部のスキャン 2.4.4.4.4. 水平および垂直位相のスキャン 2.4.4.4.5. ODIのディスエーブル方法 2.4.4.4.6. 水平位相ステップのマッピング
2.5. トランシーバー・プロトコル用のPHY層の実装 x
2.5.1. PCI Express (PIPE） 2.5.2. Interlaken 2.5.3. イーサネット 2.5.4. CPRI
2.5.1. PCI Express (PIPE） x
2.5.1.1. PIPE用トランシーバー・チャネルのデータパス 2.5.1.2. サポートされているPIPE機能 2.5.1.3. PIPE Gen1、Gen2、Gen3モードでのTX PLLの接続方法 2.5.1.4. インテルStratix 10トランシーバーでのPCI Express (PIPE) の実装方法 2.5.1.5. PIPE用のネイティブPHY IPコアのパラメーター設定 2.5.1.6. PIPE用fPLL IPコアのパラメーター設定 2.5.1.7. PIPE用ATX PLL IPコアのパラメーター設定 2.5.1.8. PIPE用ネイティブPHY IPコアのポート 2.5.1.9. PIPE用fPLLポート 2.5.1.10. PIPE用のATX PLLのポート 2.5.1.11. TXディエンファシスのプリセットマッピング 2.5.1.12. PIPEコンフィグレーションにおけるチャネルの配置方法 2.5.1.13. Gen3のリンク・イコライゼーション 2.5.1.14. タイミング・クロージャーに関する推奨事項
2.5.1.2. サポートされているPIPE機能 x
2.5.1.2.1. Gen1/Gen2の機能 2.5.1.2.2. Gen3の機能
2.5.1.12. PIPEコンフィグレーションにおけるチャネルの配置方法 x
2.5.1.12.1. ボンディング・コンフィグレーションのマスターチャネル
2.5.2. Interlaken x
2.5.2.1. Interlakenコンフィグレーションのクロッキングおよびボンディング
2.5.2.1. Interlakenコンフィグレーションのクロッキングおよびボンディング x
2.5.2.1.1. x24クロック・ボンディングのシナリオ 2.5.2.1.2. TXマルチレーン・ボンディングおよびRXマルチレーン・デスキュー・アライメント・ステートマシン
2.5.3. イーサネット x
2.5.3.1. 10GBASE-R、IEEE 1588v2に準拠した10GBASE-R、およびKR FEC付き10GBASE-Rバリアント 2.5.3.2. KR FECバリアント付き40GBASE-R
2.5.3.1. 10GBASE-R、IEEE 1588v2に準拠した10GBASE-R、およびKR FEC付き10GBASE-Rバリアント x
2.5.3.1.1. 10GBASE-RでのXGMIIインターフェイス方式
2.5.4. CPRI x
2.5.4.1. CPRIラインレートの改訂 2.5.4.2. CPRI用のトランシーバー・チャネルのデータパスおよびクロッキング 2.5.4.3. CPRI用にサポートされている機能 2.5.4.4. 確定的レイテンシー
2.5.4.2. CPRI用のトランシーバー・チャネルのデータパスおよびクロッキング x
2.5.4.2.1. CPRI用のTX PLLの選択 2.5.4.2.2. オート・ネゴシエーション
2.5.4.3. CPRI用にサポートされている機能 x
2.5.4.3.1. CPRI用のマニュアル・モードのワードアライナー
2.7. ネイティブPHY IPコアのシミュレーション x
2.7.1. サードパーティーRTLシミュレーターを指定する方法 2.7.2. IPシミュレーションのスクリプティング 2.7.3. カスタム・シミュレーション・フロー
2.7.2. IPシミュレーションのスクリプティング x
2.7.2.1. 組み合わせたシミュレーターのセットアップ・スクリプトの生成 2.7.2.2. シミュレーション用の .doファイルの手順
2.7.3. カスタム・シミュレーション・フロー x
2.7.3.1. Simulation Library Compilerの使用方法 2.7.3.2. カスタム・シミュレーション・スクリプト
3. PLLおよびクロック・ネットワーク x
3.1. PLL 3.2. 入力リファレンス・クロック・ソース 3.3. トランスミッター・クロック・ネットワーク 3.4. クロック生成ブロック 3.5. FPGAファブリック-トランシーバー間のインターフェイス・クロッキング 3.6. ダブルレート転送モード 3.7. トランスミッター・データパス・インターフェイスのクロッキング 3.8. レシーバー・データパス・インターフェイスのクロッキング 3.9. チャネル・ボンディング 3.10. PLLカスケード・クロック・ネットワーク 3.11. PLLおよびクロック・ネットワークの使用 3.12. PLLおよびクロック・ネットワークの改訂履歴
3.1. PLL x
3.1.1. ATX PLL 3.1.2. fPLL 3.1.3. CMU PLL
3.1.1. ATX PLL x
3.1.1.1. ATX PLLとfPLLの間隔要件 3.1.1.2. GXTチャネルでのATX PLLの使用 3.1.1.3. ATX PLL GXおよびMCGBのGXT実装の使用制限 3.1.1.4. ATX PLL IPコアのインスタンス化 3.1.1.5. ATX PLL IPコアのパラメーター、設定、およびポート
3.1.2. fPLL x
3.1.2.1. fPLL IPコアのインスタンス化 3.1.2.2. fPLL IPコアの制約 3.1.2.3. fPLL IPコアのパラメーター、設定、およびポート
3.1.3. CMU PLL x
3.1.3.1. CMU PLL IPコアのインスタンス化 3.1.3.2. CMU PLL IPコアのパラメーター、設定、およびポート
3.2. 入力リファレンス・クロック・ソース x
3.2.1. 専用リファレンス・クロック・ピン 3.2.2. レシーバー入力ピン 3.2.3. 入力リファレンス・クロック・ソースとしてのPLLカスケード接続 3.2.4. リファレンス・クロック・ネットワーク 3.2.5. 入力リファレンス・クロックとしてのコアクロック
3.2.1. 専用リファレンス・クロック・ピン x
3.2.1.1. リファレンス・クロックI/O規格 3.2.1.2. Dedicated Reference Clock Pin Termination (XCVR_S10_REFCLK_TERM_TRISTATE)
3.3. トランスミッター・クロック・ネットワーク x
3.3.1. x1クロックライン 3.3.2. x6クロックライン 3.3.3. x24クロックライン 3.3.4. GXTクロック・ネットワーク 3.3.5. HCLKネットワーク
3.9. チャネル・ボンディング x
3.9.1. PMAボンディング 3.9.2. PMAおよびPCSボンディング 3.9.3. チャネルのボンディング方法の選択 3.9.4. スキューの計算方法
3.9.1. PMAボンディング x
3.9.1.1. x6/x24ボンディング
3.11. PLLおよびクロック・ネットワークの使用 x
3.11.1. ノンボンディング・コンフィグレーション 3.11.2. ボンディング・コンフィグレーション 3.11.3. PLLカスケード接続の実装 3.11.4. ミックスおよびマッチデザインの例
3.11.1. ノンボンディング・コンフィグレーション x
3.11.1.1. シングルチャネルx1ノンボンディング・コンフィグレーションの実装 3.11.1.2. マルチチャネルx1ノンボンディング・コンフィグレーションの実装 3.11.1.3. マルチチャネルx24ノンボンディング・コンフィグレーションの実装
3.11.2. ボンディング・コンフィグレーション x
3.11.2.1. x6/x24ボンディング・モードの実装
4. トランシーバー・チャネルのリセット x
4.1. リセットが必要なのはいつですか？ 4.2. トランシーバーPHYリセット・コントローラー向けインテルStratix 10 FPGA IPの実装 4.3. どのようにしてリセットしますか？ 4.4. PCSリセット・ステータス・ポートの使用 4.5. トランシーバーPHYリセット・コントローラー向けインテルStratix 10 FPGA IPの使用 4.6. ユーザーコード化されたリセット・コントローラーの使用 4.7. ステータス信号またはPLLロック信号とユーザーコード化されたリセット・コントローラーの合成 4.8. トランシーバー・チャネルのリセットの改訂履歴
4.3. どのようにしてリセットしますか？ x
4.3.1. 推奨リセットシーケンス 4.3.2. リセット信号およびパワーダウン信号の影響を受けるトランシーバー・ブロック
4.3.1. 推奨リセットシーケンス x
4.3.1.1. デバイスのパワーアップ後のトランスミッターのリセット 4.3.1.2. デバイス動作中のトランスミッターのリセット 4.3.1.3. パワーアップ後のレシーバーのリセット 4.3.1.4. デバイス動作中のレシーバーのリセット (Autoモード) 4.3.1.5. マニュアル・ロック・モードにおけるクロック・データ・リカバリー 4.3.1.6. 特別なTX PCSリセット・リリース・シーケンス
4.3.1.5. マニュアル・ロック・モードにおけるクロック・データ・リカバリー x
4.3.1.5.1. CDRマニュアル・ロック・モードのコントロール設定 4.3.1.5.2. CDRマニュアル・ロック・モードでのトランシーバーのリセット
4.3.1.6. 特別なTX PCSリセット・リリース・シーケンス x
4.3.1.6.1. Interlaken/BasicモードのTX Core FIFO 4.3.1.6.2. ダブルレート転送モードのイネーブル 4.3.1.6.3. TXギアボックス比*:67
4.5. トランシーバーPHYリセット・コントローラー向けインテルStratix 10 FPGA IPの使用 x
4.5.1. トランシーバーPHYリセット・コントローラー向けインテルStratix 10 FPGA IPのパラメーター化 4.5.2. トランシーバーPHYリセット・コントローラー向けインテルStratix 10 FPGA IPのパラメーター 4.5.3. トランシーバーPHYリセット・コントローラー向けインテルStratix 10 FPGA IPのインターフェイス 4.5.4. トランシーバーPHYリセット・コントローラー向けインテルStratix 10 FPGA IPのリソース使用率
4.6. ユーザーコード化されたリセット・コントローラーの使用 x
4.6.1. ユーザーコード化されたリセット・コントローラーの信号
5. インテルStratix 10 Lタイル/Hタイル・トランシーバーPHYアーキテクチャー x
5.1. PMAアーキテクチャー 5.2. エンハンストPCSアーキテクチャー 5.3. インテルStratix 10標準PCSのアーキテクチャー 5.4. インテルStratix 10 PCI Express Gen3 PCSのアーキテクチャー 5.5. GXTチャネルのPCSサポート 5.6. 方形波ジェネレーター 5.7. PRBSパターン・ジェネレーター 5.8. PRBSパターン・ベリファイアー 5.9. ループバック・モード 5.10. インテルStratix 10 Lタイル/Hタイル・トランシーバーPHYアーキテクチャーの改訂履歴
5.1. PMAアーキテクチャー x
5.1.1. トランスミッターPMA 5.1.2. レシーバーPMA
5.1.1. トランスミッターPMA x
5.1.1.1. シリアライザー 5.1.1.2. トランスミッター・バッファー
5.1.1.2. トランスミッター・バッファー x
5.1.1.2.1. 高速差動I/O 5.1.1.2.2. プログラマブル差動出力電圧 5.1.1.2.3. プログラマブル・プリエンファシス
5.1.2. レシーバーPMA x
5.1.2.1. レシーバーバッファー 5.1.2.2. クロック・データ・リカバリー (CDR) ユニット 5.1.2.3. デシリアライザー
5.1.2.1. レシーバーバッファー x
5.1.2.1.1. プログラマブル差動オンチップ終端 (OCT) 5.1.2.1.2. 信号検出器 5.1.2.1.3. 連続時間リニア・イコライゼーション (CTLE) 5.1.2.1.4. 可変ゲインアンプ (VGA) 5.1.2.1.5. アダプティブ・パラ​​メトリック・チューニング (ADAPT) エンジン 5.1.2.1.6. デシジョン・フィードバック・イコライゼーション (DFE) 5.1.2.1.7. On-Die Instrumentation
5.1.2.2. クロック・データ・リカバリー (CDR) ユニット x
5.1.2.2.1. Lock-to-Referenceモード 5.1.2.2.2. Lock-to-Dataモード 5.1.2.2.3. CDRロックモード
5.2. エンハンストPCSアーキテクチャー x
5.2.1. トランスミッター・データパス 5.2.2. レシーバーデータパス 5.2.3. RX KR FECブロック
5.2.1. トランスミッター・データパス x
5.2.1.1. TX Core FIFO 5.2.1.2. TX PCS FIFO 5.2.1.3. Interlakenフレーム・ジェネレーター 5.2.1.4. Interlaken CRC-32ジェネレーター 5.2.1.5. 64B/66Bエンコーダーおよびトランスミッター・ステートマシン (TX SM) 5.2.1.6. スクランブラー 5.2.1.7. Interlakenディスパリティー・ジェネレーター 5.2.1.8. TXギアボックス、TXビットスリップ、および極性反転 5.2.1.9. KR FECブロック トランスコード・エンコーダー KR FECエンコーダー KR FECスクランブラー KR FEC TXギアボックス
5.2.2. レシーバーデータパス x
5.2.2.1. RXギアボックス、RXビットスリップ、および極性反転 5.2.2.2. ブロック・シンクロナイザー 5.2.2.3. Interlakenディスパリティー・チェッカー 5.2.2.4. デスクランブラー 5.2.2.5. Interlakenフレーム・シンクロナイザー 5.2.2.6. 64B/66Bデコーダーおよびレシーバー・ステートマシン (RX SM) 5.2.2.7. 10GBASE-Rビットエラー・レート (BER) チェッカー 5.2.2.8. Interlaken CRC-32チェッカー 5.2.2.9. RX PCS FIFO 5.2.2.10. RX Core FIFO
5.2.2.9. RX PCS FIFO x
5.2.2.9.1. Phase Compensationモード 5.2.2.9.2. Registerモード
5.2.2.10. RX Core FIFO x
5.2.2.10.1. 位相補償モード 5.2.2.10.2. Registerモード 5.2.2.10.3. Basicモード 5.2.2.10.4. Interlakenモード 5.2.2.10.5. 10GBASE-Rモード
5.3. インテルStratix 10標準PCSのアーキテクチャー x
5.3.1. トランスミッター・データパス 5.3.2. レシーバーデータパス
5.3.1. トランスミッター・データパス x
5.3.1.1. TX Core FIFO 5.3.1.2. TX PCS FIFO 5.3.1.3. バイト・シリアライザー 5.3.1.4. 8B/10Bエンコーダー 5.3.1.5. 極性反転機能 5.3.1.6. TXビットスリップ
5.3.1.3. バイト・シリアライザー x
5.3.1.3.1. 結合バイト・シリアライザー 5.3.1.3.2. バイト・シリアライザー・ディスエーブル・モード 5.3.1.3.3. バイト・シリアライザーSerialize x2モード 5.3.1.3.4. バイト・シリアライザーSerialize x4モード
5.3.1.4. 8B/10Bエンコーダー x
5.3.1.4.1. 8B/10Bエンコーダーのコントロール・コード・エンコーディング 5.3.1.4.2. 8B/10Bエンコーダーのリセット状態 5.3.1.4.3. 8B/10Bエンコーダーのアイドル文字置換機能 5.3.1.4.4. 8B/10Bエンコーダーの現在のランニング・ディスパリティーの制御機能 5.3.1.4.5. 8B/10Bエンコーダーのビット反転機能 5.3.1.4.6. 8B/10Bエンコーダーのバイト反転機能
5.3.2. レシーバーデータパス x
5.3.2.1. ワードアライナー 5.3.2.2. RX極性反転機能 5.3.2.3. レートマッチFIFO 5.3.2.4. 8B/10Bデコーダー 5.3.2.5. PRBSベリファイアー 5.3.2.6. バイト・デシリアライザー 5.3.2.7. RX PCS FIFO 5.3.2.8. RX Core FIFO
5.3.2.1. ワードアライナー x
5.3.2.1.1. ビットスリップ・モードのワードアライナー 5.3.2.1.2. マニュアルモードのワードアライナー 5.3.2.1.3. 同期ステートマシン・モードのワードアライナー 5.3.2.1.4. 確定的レイテンシー・モードのワードアライナー 5.3.2.1.5. 各ワードアライナー・モードにおけるワードアライナーのパターン長 5.3.2.1.6. ワードアライナーのRXビット反転機能 5.3.2.1.7. ワードアライナーのRXバイト反転機能
5.3.2.4. 8B/10Bデコーダー x
5.3.2.4.1. 8B/10Bデコーダーのコントロール・コード・エンコーディング 5.3.2.4.2. 8B/10Bデコーダーのランニング・ディスパリティー・チェッカー機能
5.3.2.6. バイト・デシリアライザー x
5.3.2.6.1. バイト・デシリアライザー・ディスエーブル・モード 5.3.2.6.2. バイト・デシリアライザーDeserialize x2モード 5.3.2.6.3. バイト・デシリアライザーDeserialize x4モード 5.3.2.6.4. 結合バイト・デシリアライザー 5.3.2.6.5. バイト・オーダリングのレジスター-転送レベル (RTL) 5.3.2.6.6. RX側でのデータ伝播におけるバイト・シリアライザーの影響 5.3.2.6.7. ModelSimのバイト・オーダリングの分析
5.4. インテルStratix 10 PCI Express Gen3 PCSのアーキテクチャー x
5.4.1. トランスミッター・データパス 5.4.2. レシーバーデータパス 5.4.3. PIPEインターフェイス
5.4.1. トランスミッター・データパス x
5.4.1.1. TX Core FIFO 5.4.1.2. TX PCS FIFO 5.4.1.3. ギアボックス
5.4.2. レシーバーデータパス x
5.4.2.1. ブロック・シンクロナイザー 5.4.2.2. レートマッチFIFO 5.4.2.3. RX PCS FIFO 5.4.2.4. RX Core FIFO
5.4.3. PIPEインターフェイス x
5.4.3.1. 自動速度ネゴシエーション 5.4.3.2. クロック・データ・リカバリー・コントロール
6. リコンフィグレーション・インターフェイスおよびダイナミック・リコンフィグレーション x
6.1. チャネルおよびPLLブロックのリコンフィグレーション 6.2. リコンフィグレーション・インターフェイスとの相互作用 6.3. 複数のリコンフィグレーション・プロファイル 6.4. アービトレーション 6.5. ダイナミック・リコンフィグレーションにおける推奨事項 6.6. ダイナミック・リコンフィグレーション実行の手順 6.7. ダイレクト・リコンフィグレーション・フロー 6.8. Native PHY IPまたはPLL IPコア・ガイド・リコンフィグレーション・フロー 6.9. 特殊なケースでのリコンフィグレーション・フロー 6.10. アナログPMA設定の変更 6.11. ポートおよびパラメーター 6.12. 複数のIPブロックにわたってマージするダイナミック・リコンフィグレーション・インターフェイス 6.13. エンベデッド・デバッグ機能 6.14. タイミング・クロージャーに関する推奨事項 6.15. サポートされない機能 6.16. トランシーバー・レジスター・マップ 6.17. リコンフィグレーション・インターフェイスおよびダイナミック・リコンフィグレーションの改訂履歴
6.2. リコンフィグレーション・インターフェイスとの相互作用 x
6.2.1. リコンフィグレーション・インターフェイスからの読み出し 6.2.2. リコンフィグレーション・インターフェイスへの書き込み
6.3. 複数のリコンフィグレーション・プロファイル x
6.3.1. コンフィグレーション・ファイル 6.3.2. エンベデッド・リコンフィグレーション・ストリーマー
6.6. ダイナミック・リコンフィグレーション実行の手順 x
6.6.1. チャネル・リコンフィグレーション 6.6.2. PLLリコンフィグレーション
6.9. 特殊なケースでのリコンフィグレーション・フロー x
6.9.1. トランスミッターPLLの切り替え 6.9.2. リファレンス・クロックの切り替え 6.9.3. GXチャネルとGXTチャネル間のリコンフィグレーション
6.9.2. リファレンス・クロックの切り替え x
6.9.2.1. ATXリファレンス・クロックの切り替え 6.9.2.2. fPLLリファレンス・クロックの切り替え 6.9.2.3. CDRおよびCMUリファレンス・クロックの切り替え
6.13. エンベデッド・デバッグ機能 x
6.13.1. Native PHY Debug Master Endpoint (NPDME) 6.13.2. Optional Reconfiguration Logic
6.13.2. Optional Reconfiguration Logic x
6.13.2.1. ケイパビリティー・レジスター 6.13.2.2. コントロール・レジスターおよびステータスレジスター 6.13.2.3. PRBSソフト・アキュムレーター
7. キャリブレーション x
7.1. PreSICE (Precision Signal Integrity Calibration Engine) を使用したリコンフィグレーション・インターフェイスおよびアービトレーション 7.2. キャリブレーション・レジスター 7.3. パワーアップ・キャリブレーション 7.4. バックグラウンド・キャリブレーション 7.5. ユーザー・リキャリブレーション 7.6. キャリブレーションの改訂履歴
7.2. キャリブレーション・レジスター x
7.2.1. Avalon-MMインターフェイス・アービトレーション・レジスター 7.2.2. ユーザー・リキャリブレーション・イネーブル・レジスター 7.2.3. ケイパビリティー・レジスター 7.2.4. レート・スイッチ・フラグ・レジスター
7.2.2. ユーザー・リキャリブレーション・イネーブル・レジスター x
7.2.2.1. トランシーバー・チャネル・キャリブレーション・レジスター 7.2.2.2. ATX PLL/fPLL/CMU PLLキャリブレーション・レジスター
7.5. ユーザー・リキャリブレーション x
7.5.1. デュプレックス・チャネルのリキャリブレーション (PMA TXおよびPMA RXの両方) 7.5.2. デュプレックス・チャネルでのみのPMA RXのリキャリブレーション 7.5.3. デュプレックス・チャネルでのみのPMA TXのリキャリブレーション 7.5.4. シンプレックスTXの同じ物理チャネルへのマージなしのPMAシンプレックスRXのリキャリブレーション 7.5.5. シンプレックスRXの同じ物理チャネルへのマージなしのPMAシンプレックスTXのリキャリブレーション 7.5.6. シンプレックスTXがマージされた物理チャネルでのPMAシンプレックスRXのみのリキャリブレーション 7.5.7. シンプレックスRXがマージされた物理チャネルでのPMAシンプレックスTXのみのリキャリブレーション 7.5.8. fPLLのリキャリブレーション 7.5.9. ATX PLLのリキャリブレーション 7.5.10. TX PLLとして使用する場合のCMU PLLのリキャリブレーション
A. Lタイル/Hタイル・トランシーバー・レジスターの論理ビュー x
A.1. ATX_PLL論理レジスターマップ A.2. CMU_PLL論理レジスターマップ A.3. FPLL論理レジスターマップ A.4. チャネル論理レジスターマップ A.5. Lタイル/Hタイル・トランシーバー・レジスターの論理ビュー・レジスター・マップの改訂履歴
A.1. ATX_PLL論理レジスターマップ x
A.1.1. ATX PLL Calibration A.1.2. オプションのリコンフィグレーション・ロジックATX PLLのケイパビリティー A.1.3. オプションのリコンフィグレーション・ロジックATX PLLの制御およびステータス A.1.4. エンベデッド・ストリーマー (ATX PLL)
A.2. CMU_PLL論理レジスターマップ x
A.2.1. CDR/CMUおよびPMAキャリブレーション A.2.2. オプションのリコンフィグレーション・ロジックCMU PLLのケイパビリティー A.2.3. オプションのリコンフィグレーション・ロジックCMU PLLの制御およびステータス A.2.4. エンベデッド・ストリーマー (CMU PLL)
A.3. FPLL論理レジスターマップ x
A.3.1. fPLL Calibration A.3.2. オプションのリコンフィグレーション・ロジックfPLLのケイパビリティー A.3.3. オプションのリコンフィグレーション・ロジックfPLLの制御およびステータス A.3.4. エンベデッド・ストリーマー (fPLL)
A.4. チャネル論理レジスターマップ x
A.4.1. トランスミッターPMA論理レジスターマップ A.4.2. レシーバーPMA論理レジスターマップ A.4.3. パターン・ジェネレーターおよびチェッカー A.4.4. ループバック A.4.5. オプションのリコンフィグレーション・ロジックPHYのケイパビリティー A.4.6. オプションのリコンフィグレーション・ロジックPHYの制御およびステータス A.4.7. エンベデッド・ストリーマー (ネイティブPHY) A.4.8. スタティック極性反転 A.4.9. リセット A.4.10. CDR/CMUおよびPMAキャリブレーション
A.4.1. トランスミッターPMA論理レジスターマップ x
A.4.1.1. プリエンファシス A.4.1.2. VOD A.4.1.3. TX補償 A.4.1.4. スルーレート
A.4.2. レシーバーPMA論理レジスターマップ x
A.4.2.1. RX PMA A.4.2.2. RX PMA適応モードの設定 A.4.2.3. Manual CTLE A.4.2.4. Manual VGA A.4.2.5. Adaptation Controlの開始 A.4.2.6. Adaptation Controlの停止 A.4.2.7. 適応値の読み出し
A.4.3. パターン・ジェネレーターおよびチェッカー x
A.4.3.1. 方形波ジェネレーター A.4.3.2. PRBSジェネレーター A.4.3.3. PRBSベリファイアー A.4.3.4. PRBSベリファイアーに必要なその他のレジスター A.4.3.5. PRBSソフト・アキュムレーター
1. 概要
2. Lタイル/HタイルでのトランシーバーPHY層の実装
3. PLLおよびクロック・ネットワーク
4. トランシーバー・チャネルのリセット
5. インテルStratix 10 Lタイル/Hタイル・トランシーバーPHYアーキテクチャー
6. リコンフィグレーション・インターフェイスおよびダイナミック・リコンフィグレーション
7. キャリブレーション
A. Lタイル/Hタイル・トランシーバー・レジスターの論理ビュー

5.2.1.9. KR FECブロック

Enhanced PCSのKR FECブロックは、IEEE 802.3仕様の10G-KRFECおよび40G-KRFECに従ってデザインされています。KR FECは、PCSサブレイヤーとPMAサブレイヤーの間のサブレイヤーであるForward Error Correction (FEC) サブレイヤーを実装します。

Ethernetなど、ほとんどのデータ転送システムはビット・エラー・レート (BER) の最小要件を有します。ただし、チャネルの歪みやチャネル内のノイズによって必要なBERが達成できないこともあります。このような場合、順方向誤り制御訂正を追加することにより、システムのBER性能を向上させることができます。

FECサブレイヤーはオプションであり、バイパスすることができます。FECサブレイヤーを使用すると、製造や環境条件におけるバリエーションを可能にする追加のマージンを提供することができます。FECは以下の事項を達成することができます。

  • 10GBASE-R/KRおよび40GBASE-R/KRプロトコルの順方向誤り訂正メカニズムのサポート
  • Ethernet MACの動作の全二重モードのサポート
  • 10GBASE-R/KRおよび40GBASE-R/KRプロトコル向けに定義されるPCS、PMA、およびPhysical Medium Dependent (PMD) サブレイヤーのサポート

KR FECを使用すると、システムのBER性能を向上させることができます。

トランスコード・エンコーダー

KR順方向誤り訂正 (KR FEC) のトランスコード・エンコーダー・ブロックは、トランスコード・ビットを生成することによって65ビットのトランスコーダー・ファンクションに64B/66Bを実行します。トランスコード・ビットは、2ビットの同期ヘッダー (S0とS1) および64ビットのペイロード (D0、D1、…、D63) で構成される64B/66Bエンコーダーの後の、66ビットの組み合わせから生成されます。DCバランスされたパターンを確実にするために、トランスコード・ワードは2番目の同期ビットS1およびペイロードビットD8上でXOR機能を実行することによって生成されます。トランスコード・ビットはトランスコード・エンコーダーの65ビットパターン出力のLSBになります。

図 198. トランスコード・エンコーダー

KR FECエンコーダー

FEC (2112、2080) は、IEEE 802.3仕様のClause 74で指定されているFECコードです。このコードは短縮サイクルコード (2112、2080) です。2080メッセージビットの各ブロックでは、合計2112ビットを形成するために、エンコーダーによって別の32個のパリティーチェックが生成されます。ジェネレーターの多項式は以下のようになります。

g(x) = x32 + x23 + x21 + x11 + x2 +1

KR FECスクランブラー

KR FECスクランブラー・ブロックは、レシーバーでFECブロック同期を確立し、DCバランスを確保するために必要な生成多項式、x58 + x39 +1に基づいてスクランブルを実行します。

KR FEC TXギアボックス

KR FEC TXギアボックスは、65ビットの入力ワードを64ビットの出力ワードに変換し、KR FECエンコーダーをPMAとインターフェイス接続します。このギアボックスはEnhanced PCSで使用されるTXギアボックスとは異なります。KR FEC TXギアボックスは、FECブロックにアライメントします。エンコーダー出力 (また、スクランブラー出力) が特有のワード・サイズ・パターンを有しているため、ギアボックスは、こうしたパターンを処理するために特別にデザインされています。

レベル 2 の表題