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2.3.1. プロトコルのプリセット
2.3.2. GXTチャネル
2.3.3. GeneralパラメーターおよびDatapathパラメーター
2.3.4. PMAパラメーター
2.3.5. PCS-Core Interfaceパラメーター
2.3.6. Analog PMA Settingsパラメーター
2.3.7. Enhanced PCSパラメーター
2.3.8. Standard PCSパラメーター
2.3.9. PCS Direct Datapathパラメーター
2.3.10. Dynamic Reconfigurationパラメーター
2.3.11. Generation Optionsパラメーター
2.3.12. PMA、キャリブレーション、およびリセットポート
2.3.13. PCS-Core Interfaceポート
2.3.14. エンハンストPCSポート
2.3.15. 標準PCSポート
2.3.16. トランシーバーPHY PCS-to-Coreインターフェイスのリファレンス・ポート・マッピング
2.3.17. IPコアファイルの位置
2.5.1.1. PIPE用トランシーバー・チャネルのデータパス
2.5.1.2. サポートされているPIPE機能
2.5.1.3. PIPE Gen1、Gen2、Gen3モードでのTX PLLの接続方法
2.5.1.4. インテルStratix 10トランシーバーでのPCI Express (PIPE) の実装方法
2.5.1.5. PIPE用のネイティブPHY IPコアのパラメーター設定
2.5.1.6. PIPE用fPLL IPコアのパラメーター設定
2.5.1.7. PIPE用ATX PLL IPコアのパラメーター設定
2.5.1.8. PIPE用ネイティブPHY IPコアのポート
2.5.1.9. PIPE用fPLLポート
2.5.1.10. PIPE用のATX PLLのポート
2.5.1.11. TXディエンファシスのプリセットマッピング
2.5.1.12. PIPEコンフィグレーションにおけるチャネルの配置方法
2.5.1.13. Gen3のリンク・イコライゼーション
2.5.1.14. タイミング・クロージャーに関する推奨事項
3.1. PLL
3.2. 入力リファレンス・クロック・ソース
3.3. トランスミッター・クロック・ネットワーク
3.4. クロック生成ブロック
3.5. FPGAファブリック-トランシーバー間のインターフェイス・クロッキング
3.6. ダブルレート転送モード
3.7. トランスミッター・データパス・インターフェイスのクロッキング
3.8. レシーバー・データパス・インターフェイスのクロッキング
3.9. チャネル・ボンディング
3.10. PLLカスケード・クロック・ネットワーク
3.11. PLLおよびクロック・ネットワークの使用
3.12. PLLおよびクロック・ネットワークの改訂履歴
5.2.2.1. RXギアボックス、RXビットスリップ、および極性反転
5.2.2.2. ブロック・シンクロナイザー
5.2.2.3. Interlakenディスパリティー・チェッカー
5.2.2.4. デスクランブラー
5.2.2.5. Interlakenフレーム・シンクロナイザー
5.2.2.6. 64B/66Bデコーダーおよびレシーバー・ステートマシン (RX SM)
5.2.2.7. 10GBASE-Rビットエラー・レート (BER) チェッカー
5.2.2.8. Interlaken CRC-32チェッカー
5.2.2.9. RX PCS FIFO
5.2.2.10. RX Core FIFO
6.1. チャネルおよびPLLブロックのリコンフィグレーション
6.2. リコンフィグレーション・インターフェイスとの相互作用
6.3. 複数のリコンフィグレーション・プロファイル
6.4. アービトレーション
6.5. ダイナミック・リコンフィグレーションにおける推奨事項
6.6. ダイナミック・リコンフィグレーション実行の手順
6.7. ダイレクト・リコンフィグレーション・フロー
6.8. Native PHY IPまたはPLL IPコア・ガイド・リコンフィグレーション・フロー
6.9. 特殊なケースでのリコンフィグレーション・フロー
6.10. アナログPMA設定の変更
6.11. ポートおよびパラメーター
6.12. 複数のIPブロックにわたってマージするダイナミック・リコンフィグレーション・インターフェイス
6.13. エンベデッド・デバッグ機能
6.14. タイミング・クロージャーに関する推奨事項
6.15. サポートされない機能
6.16. トランシーバー・レジスター・マップ
6.17. リコンフィグレーション・インターフェイスおよびダイナミック・リコンフィグレーションの改訂履歴
7.5.1. デュプレックス・チャネルのリキャリブレーション (PMA TXおよびPMA RXの両方)
7.5.2. デュプレックス・チャネルでのみのPMA RXのリキャリブレーション
7.5.3. デュプレックス・チャネルでのみのPMA TXのリキャリブレーション
7.5.4. シンプレックスTXの同じ物理チャネルへのマージなしのPMAシンプレックスRXのリキャリブレーション
7.5.5. シンプレックスRXの同じ物理チャネルへのマージなしのPMAシンプレックスTXのリキャリブレーション
7.5.6. シンプレックスTXがマージされた物理チャネルでのPMAシンプレックスRXのみのリキャリブレーション
7.5.7. シンプレックスRXがマージされた物理チャネルでのPMAシンプレックスTXのみのリキャリブレーション
7.5.8. fPLLのリキャリブレーション
7.5.9. ATX PLLのリキャリブレーション
7.5.10. TX PLLとして使用する場合のCMU PLLのリキャリブレーション
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2.4.4.4.2. ODIのイネーブル方法
この手順により、Avalon-MMインターフェイスを介したODIがイネーブルになり、アイを表示することができます。
- デバイスがHタイル・プロダクションであり、バックグラウンド・キャリブレーションがイネーブルになっている場合は、バックグラウンド・キャリブレーションをディスエーブルします。
- 0x542[0] を 0x0 にセットします。
- 0x0 になるまで 0x481[2] を読み出します。
- RXが適応モードの場合23、0x148[0] を 0x1 に設定します。それ以外の場合は、この手順をスキップしてください。
- 0x169[6] を 0x1 に設定して、カウンターがエラービットを検出できるようにします。
- 0x168[0] を 0x1 に設定して、ODIのシリアル・ビット・チェッカーをイネーブルします。
- DFEがイネーブルになっている場合 24、
- 0x169[2] を 0x1 に設定して、DFEスペキュレーションをイネーブルします。
- 0x149[5:0] を 0x07 に設定して、DFEタップサインを読み出します。
- 0x17F[6]を読み出し25、DFE_tap1_sign として格納します。
- DFEがディスエーブルになっている場合24、
- 0x169[2] を 0x0 に設定して、DFEスペキュレーションをディスエーブルします。
- 水平または垂直の各ポイントの組み合わせで停止する前にカウントするビット数を設定することにより、ODIランタイムとBER解像度の間でトレードオフを行います。{0x169[1:0]、0x168[5]} を次のように設定します。
- 最大216までカウント: 0x0
- 最大106までカウント: 0x1
- 最大107までカウント: 0x2
- 最大108までカウント: 0x3
- 最大3 x108までカウント: 0x4
- 最大109までカウント: 0x5
- 最大232までカウント: 0x6
- 0x158[5] を 0x1 に設定して、シリアル・ビット・チェッカー・コントロールをイネーブルします。
- 0x12D[4] を 0x0 に設定して、DFEからAvalon-MMインターフェイスtestmuxへのパスをディスエーブルします。
- デバイスがHタイル・プロダクションの場合は、レジスター{0x145[7]、0x144[7]}を次の表の対応する値に設定して、目的のデータレートのODI帯域幅をコンフィグレーションします。
表 94. Hタイル・プロダクション用のODI帯域幅データレート設定 データレート レジスターの設定 > 25 Gbps 0x0 25 Gbps ≥ データレート > 16 Gbps 0x2 16 Gbps ≥ データレート > 10 Gbps 0x1 データレート ≤ 10 Gbps 0x3 - デバイスがHタイル・プロダクションでない場合は、レジスター{0x145[7]、0x144[7]}を次の表の対応する値に設定して、目的のデータレートのODI帯域幅をコンフィグレーションします。
表 95. 非Hタイル・プロダクション用のODI帯域幅データレート設定 データレート レジスターの設定 > 20 Gbps 0x0 20 Gbps ≥ データレート > 12.5 Gbps 0x2 12.5 Gbps ≥ データレート > 6.5 Gbps 0x1 データレート ≤ 6.5 Gbps 0x3 - 0x144[6:4] を 0x0 に設定して、ODI位相補間器を128に設定します。
- 0x140[5:3] を 0x0 に設定して、ODIテスト・パターン・ジェネレーターをディスエーブルします。
- 0x13C[0] を 0x0 に設定し、次に 0x1 に設定してリセットし、シリアル・ビット・チェッカーのコントロール・ロジックのリセットをリリースします。
- 0x171[4:1] を 0xB に設定し、ODIカウンター値を読み出すためにAvalon-MMインターフェイスtestmuxをコンフィグレーションします。
時間を削減するために、垂直位相をゼロに設定して、128位相ステップにわたって水平アイ開口部をスイープできます。これは、アイの開口部の範囲を決定するのに役立ちます。次に、洗練された水平または垂直のアイスイープを実行して、2次元のアイ・ダイアグラムをキャプチャーできます。
23 RX適応モードを決定するには、0x161[5] を読み出します。0x161[5] = 1 の場合、RX適応はmanualモードです。
24 DFEモードを決定するには、0x161[6] を読み出します。0x161[6] = 1 の場合、DFEはdisabledになります。
25 レジスター0x149 [5:0]の設定から0x17Eまたは0x17Fの読み出しまで25 µs待ちます。