インテル® Stratix® 10 LタイルおよびHタイル・トランシーバーPHYユーザーガイド

ID 683621
日付 3/03/2020
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ドキュメント目次

1.3.7. PCIe Gen1/Gen2/Gen3ハードIPブロック

PCIeハードIPは、PCI Expressのプロトコルスタックの複数の層を提供するIPブロックです。PCIe用のインテルStratix 10ハードIPは、トランザクション層、データリンク層、およびPHY/MAC層を含む完全なPCIeソリューションです。ハードIPソリューションには、トランシーバーPHYインターフェイスに接続する専用ハードロジックが含まれています。各トランシーバー・タイルには、x1、x2、x4、x8、およびx16コンフィグレーションのPCIe Gen1、Gen2、またはGen3プロトコルをサポートするPCIeハードIPブロックが含まれています。x1、x2、およびx4コンフィグレーションでは、チャネルが使用不可となります。ハードIPはタイルの下部にあり、高さは16チャネルです。さらに、ブロックには拡張可能なVF (Virtual Function) インターフェイスが含まれており、SRIOV-w (Single-Root I/O Virtualization) ブリッジを介して最大2K VFを実装できます。次の表および図は、可能なPCIeハードIPチャネル・コンフィグレーション、使用不可のチャネル数、およびその他のプロトコルで使用可能なチャネル数を示しています。

表 9.  トランシーバー・タイルごとのPCIeハードIPチャネル・コンフィグレーション
PCIeハードIPのコンフィグレーション 使用不可のチャネル数 他のプロトコルで使用可能なチャネル数
PCIe x1 7 16 (インテルStratix 10 GX 10Mデバイスの場合は4)
PCIe x2 6 16 (インテルStratix 10 GX 10Mデバイスの場合は4)
PCIe x4 4 16 (インテルStratix 10 GX 10Mデバイスの場合は4)
PCIe x8 0 16 (インテルStratix 10 GX 10Mデバイスの場合は4)
PCIe x16 0 8
図 20. トランシーバー・タイルごとのPCIeハードIPチャネル・コンフィグレーション

次の表では、使用可能なタイルのPCIeハードIPチャネルに、すべてのトランシーバー・チャネルをマッピングしています。

表 10.  すべてのタイルにわたるPCIeハードIPチャネルのマッピング (インテルStratix 10 GX 10Mデバイスの場合)
タイル・チャネル・シーケンス PCIeハードIPチャネル I/Oバンク内のインデックス 左下のタイルバンク番号 左上のタイルバンク番号 右下のタイルバンク番号 右上のタイルバンク番号
23 - 5 1F 1N 4F 4N
22 - 4 1F 1N 4F 4N
21 - 3 1F 1N 4F 4N
20 - 2 1F 1N 4F 4N
19 - 1 1F 1N 4F 4N
18 - 0 1F 1N 4F 4N
17 - 5 1E 1M 4E 4M
16 - 4 1E 1M 4E 4M
15 15 3 1E 1M 4E 4M
14 14 2 1E 1M 4E 4M
13 13 1 1E 1M 4E 4M
12 12 0 1E 1M 4E 4M
11 11 5 1D 1L 4D 4L
10 10 4 1D 1L 4D 4L
9 9 3 1D 1L 4D 4L
8 8 2 1D 1L 4D 4L
7 7 1 1D 1L 4D 4L
6 6 0 1D 1L 4D 4L
5 5 5 1C 1K 4C 4K
4 4 4 1C 1K 4C 4K
3 3 3 1C 1K 4C 4K
2 2 2 1C 1K 4C 4K
1 1 1 1C 1K 4C 4K
0 0 0 1C 1K 4C 4K

PCIeハードIPブロックには、SRIOV-2 (Single-Root I/O Virtualization) ブリッジを介して最大2K VFの実装を可能にする、拡張可能なVF (Virtual Function) インターフェイスが含まれています。

ネットワーク仮想化において、シングルルート入出力仮想化またはSR-IOVは管理性およびパフォーマンスの理由からPCI Expressリソースを分離できるネットワーク・インターフェイスです。単一の物理PCI Expressは、SR-IOV仕様を使用する仮想環境で共有されます。SR-IOV仕様は、物理サーバーマシン上のネットワーク・アダプターなど、異なる仮想コンポーネントにさまざまな仮想機能を提供します。