4.5.2. トランシーバーPHYリセット・コントローラー向けインテルStratix 10 FPGA IPのパラメーター

インテル® Stratix® 10 LタイルおよびHタイル・トランシーバーPHYユーザーガイド

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ID 683621

日付 3/03/2020

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4.5.2. トランシーバーPHYリセット・コントローラー向けインテルStratix 10 FPGA IPのパラメーター

インテルQuartus Primeプロ・エディション開発ソフトウェアは、トランシーバーPHYをリセットするために、Transceiver PHY Reset Controller Intel Stratix 10 FPGA IPを定義およびインスタンス化するGUIを提供します。

表 145. General Options
パラメーター名	範囲	説明
Tile Type of Native PHY IP	`L-Tile ES、L-Tile Production / H-Tile`	Reset Controllerが接続されているタイルタイプを指定します。
Number of transceiver channels	`1-1000`	Transceiver PHY Reset Controller インテル® Stratix® 10 FPGA IPに接続するチャネル数を指定します。範囲の上限は、FPGAアーキテクチャーによって決定されます。
Number of TX PLLs	`1-1000`	Transceiver PHY Reset Controller インテル® Stratix® 10 FPGA IPに接続するのTX PLLの数を指定します。
Input clock frequency	`1-500 MHz`	Transceiver PHY Reset Controller インテル® Stratix® 10 FPGA IPへの入力クロックです。入力クロックの周波数はMHz単位で示します。入力クロック周波数の上限は、タイミング・クロージャーで達成した周波数です。
Use fast reset for simulation	On /Off	Onの場合、Transceiver PHY Reset Controller インテル® Stratix® 10 FPGA IPは、シミュレーションのために減少したリセットカウンターを使用します。したがって、このオプションをイネーブルすると、シミュレーションおよびハードウェアのリセット動作が異なります。
Sequence RX digital reset after TX digital reset	On /Off	Onの場合、IPは、RXデジタルリセットの前にTXデジタルリセットのデアサートのスタガーを行います (つまり、TXデジタルリセットのデアサートは、RXデジタルリセットのデアサートをゲートします)。通常、これはRX PCSの前にTX PCSをリセット解除する必要があるPIPEアプリケーションに使用されます。
Separate interface per channel/PLL	On /Off	Onの場合、Transceiver PHY Reset Controller インテル® Stratix® 10 FPGA IPは、各チャネルおよびPLLに対して個別のリセット・インターフェイスを提供します。
TX Channel
Enable TX channel reset control	On /Off	オンの場合、Transceiver PHY Reset Controller インテル® Stratix® 10 FPGA IPにより、TXリセット用の制御ロジックおよび関連したステータス信号がイネーブルになります。Offの場合、TXリセット・コントロールおよびステータス信号はディスエーブルになります。
Use separate TX reset per channel	On /Off	Onの場合、各TXチャネルには個別のリセットがあります。Offの場合、Transceiver PHY Reset Controller インテル® Stratix® 10 FPGA IPは、すべてのチャネルの共有TXリセット・コントローラーを使用します。
TX digital reset mode	Auto、Manual	`pll_locked` 信号がデアサートされたときのTransceiver PHY Reset Controller インテル® Stratix® 10 FPGA IPの動作を指定します。次のモードが使用可能です。 Auto - 関連する `tx_digitalreset` コントローラーは、`pll_locked` 信号はデアサートされると自動的にリセットされます。インテルは、このモードをお勧めします。 Manual - 関連する `tx_digitalreset` コントローラーは、`pll_locked` 信号がデアサートされてもリセットされず、修正措置を選択できます。
tx_analogreset duration	`1-999999999`	リセット入力および他のすべてのゲート条件が削除された後、`tx_analogreset` をアサートし続ける時間をns (t_{tx_analogreset}) で指定します。値は、最も近いクロックサイクルに切り上げられます。Transceiver PHY Reset Controller インテル® Stratix® 10 FPGA IPはデフォルト値を示します。
tx_digitalreset duration	`1-999999999`	リセット入力および他のすべてのゲート条件が削除された後、`tx_analogreset` をアサートし続ける時間をns (t_{tx_analogreset}) で指定します。値は、最も近いクロックサイクルに切り上げられます。Transceiver PHY Reset Controller インテル® Stratix® 10 FPGA IPはデフォルト値を示します。
pll_locked input hysteresis	`0-999999999`	`pll_locked` 信号の偽りの信頼性のないアサーションをフィルタリングするために、`pll_locked` ステータス入力に追加するヒステリシスの量をns単位で指定します。値0は、ヒステリシスを追加しません。値を大きくすると、`pll_locked` 信号上のグリッチがフィルタリングされます。インテルでは、ヒステリシスの量を `tpll_lock_max_time` より長くすることをお勧めします。
Enable pll_cal_busy input port	On/ Off	Onの場合、Transceiver PHY Reset Controller インテル® Stratix® 10 FPGA IPは、pll_cal_busy 入力ポートをイネーブルまたは公開します。Offの場合、pll_cal_busy 入力ポートをディスエーブルします。
RX Channel
Enable RX channel reset control	On /Off	Onの場合、各RXチャネルには個別のリセット入力があります。Offの場合、各RXチャネルはすべてのチャネルに共有RXリセット入力を使用します。これは、RXチャネルの1つがロックされていない場合、すべてのRXチャネルがロックされるまで、他のすべてのRXチャネルがリセット状態に保持されることを意味します。すべてのRXチャネルがロックを取得するまで、デジタルリセットはアサートされたままになります。
Use separate RX reset per channel	On /Off	Onの場合、各RXチャネルには個別のリセット入力があります。Offの場合、すべてのチャネルの共有RXリセット・コントローラーを使用します。
RX digital reset mode	Auto、Manual	PLLロック信号がデアサートされたときのTransceiver PHY Reset Controller インテル® Stratix® 10 FPGA IPの動作を指定します。次のモードが使用可能です。 Auto - 関連する `rx_digitalreset` コントローラーは、`rx_is_lockedtodata` 信号がデアサートされると自動的にリセットされます。 Manual - 関連する `rx_digitalreset` コントローラーは、`rx_is_lockedtodata` 信号がデアサートされてもリセットされず、修正措置を選択できます。
rx_analogreset duration	`1-999999999`	リセット入力および他のすべてのゲート条件が削除された後、`rx_analogreset` をアサートし続ける時間をnsで指定します。値は最も近いクロックサイクルに切り上げられます。デフォルト値は40 nsです。
rx_digitalreset duration	`1-999999999`	リセット入力および他のすべてのゲート条件が削除された後、`rx_digitalreset` をアサートし続ける時間をnsで指定します。値は最も近いクロックサイクルに切り上げられます。デフォルト値は5000 nsです。

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