3.12. PLLおよびクロック・ネットワークの改訂履歴

インテル® Stratix® 10 LタイルおよびHタイル・トランシーバーPHYユーザーガイド

ダウンロード PDF

ID 683621

日付 3/03/2020

バージョン current

Public

3.12. PLLおよびクロック・ネットワークの改訂履歴

ドキュメント・バージョン	変更内容
2020.03.03	次の変更を行いました。次の図を更新して、`rx_clkout` がCDRによって駆動されることを明確にしました。 FPGAファブリック-トランシーバー間のインターフェイス・クロッキング (標準PCSの例) トランスミッター標準PCSおよびPMAクロッキングトランスミッター・エンハンストPCSおよびPMAクロッキングレシーバー標準PCSおよびPMAクロッキングレシーバー・エンハンストPCSおよびPMAクロッキング ATX PLLとfPLLの間隔要件を明確にしました。 GXTチャネルのリファレンス・クロックは、マスターATX PLLと同じトリプレットに配置する必要があることを明確にしました。「マスターチャネルからの `tx_clkout` をソースクロックとして使用して、ボンディングされたインターフェイスの他のすべてのチャネルの `tx_coreclkin` ポートを駆動します」というこの注記を追加しました。 HCLKネットワークを追加しました。 fPLL IPコアのパラメーター、設定、およびポートで、CoreモードのfPLLが、ダイナミック・リコンフィグレーション機能をサポートしていないことを明確にしました。
2019.03.22	次の変更を行いました。 SATA GEN3およびHDMIを「fPLL IPコアのコンフィグレーション・オプション、パラメーター、および設定」の表のProtocol Mode Rangeに追加しました。
2019.01.23	次の変更を行いました。新しい要件が追加されました。GXTチャネルのリファレンス・クロックは、マスターATX PLLと同じトリプレットに配置する必要があります。
2018.10.05	次の変更を行いました。 GXTクロックバッファーを「6つのGXTチャネルを駆動するためのメインおよび隣接するATX PLL IPインスタンス」の図に追加しました。 ATX PLLとATX PLLの間隔要件を「ATX PLL間隔要件」の表から削除しました。「入力リファレンス・クロック・ソース」の項の注記を更新しました。「x6/x24ボンディング」の項に注記を追加しました。
2018.10.04	次の変更を行いました。「タイル内のバンクの `VCCR_GXB` および `VCCT_GXB` の動作電圧が異なっていても」をリファレンス・クロック・ネットワークに追加しました。以下をx24クロックラインに追加しました。単一のボンディングまたはノンボンディングのx24グループで、最大24チャネルを使用できます。トランシーバー・タイル内のバンクに異なる電圧で電力が供給されている場合 (例えば、一部のバンクは1.03 Vで動作し、他のバンクは1.12 Vで動作している)、x24クロックラインは、同じ `VCCR_GXB` および `VCCT_GXB` 電圧で動作している隣接するバンク間でのみ通過できます。異なる電圧で動作するバンクの境界を越えるx24クロックラインは許可されていません。トランシーバーの電源接続ガイドラインの説明については、インテルStratix 10デバイスファミリー・ピン接続ガイドラインを参照してください。
2018.07.06	次の変更を行いました。 GXTチャネルでのATX PLLの使用に下記の注記、隣接するマスターCGBが使用されている場合、ATX PLLをGXからGXTモードにリコンフィグレーションすることはできません、を追加しました。リファレンス・クロック・ネットワークでリファレンス・クロックおよびトランスミッターPLLの位置認識を明確にしました。クロック生成ブロックに下記の注記、マスターCGBを使用している場合は、隣接するATX PLLをGXからGXTモードにコンフィグレーションしないでください、を追加しました。 ATX PLL、fPLL、およびCMU PLL IPコアのパラメーター、設定、およびポートで、「リコンフィグレーションに関するポートは、Avalon Specificationに準拠しています。これらのポートの詳細については、Avalon Specificationを参照してください」をAvalon Specificationリンクに追加しました。
2018.03.16	次の変更を行いました。「x6/x24ボンディング・モードの実装」のトピックの「x6/x24ボンディング・モードにおける内部チャネル接続」の図で、CGBブロックをグレーにしました。「PLLインスタンス」の項の説明における「5つのfPLLインスタンス」を3に更新しました。「ATX PLL IPコアのパラメーター、設定、およびポート」の項の説明を変更しました。 Enable mcgb_rst and mcgb_rst_stat ports `mcgb_rst` `mcgb_rst_stat` 「ミックスおよびマッチデザインの例」の項のPLL IPコアとPHY IPのデータレートおよびコンフィグレーション設定を更新しました。また、「four Transceiver Native PHY IP core instances and four 10GBASE-KR PHY IP instances」から「3 Native PHY IP core instances and 2 10GBASE-KR PHY IP instances」に更新しました。 fPLLの「ロック検出器」ブロックの説明を追加しました。注意: 「PMA/PCSボンディングを使用する場合は、すべてのチャネルを連続して配置する必要があります。詳細については、「チャネル・ボンディング」の項を参照してください。」が「x6/x24ボンディング・モードの実装」の項に追加されました。「専用リファレンス・クロック・ピン」の図のクロックカスケード入力を削除しました。「トランスミッター・データパス・インターフェイスのクロッキング」のトピックの「TX位相補償FIFO」という用語を「TX PCS FIFO」に更新しました。シングルチャネルx1ノンボンディング・コンフィグレーションの実装手順を追加しました。「このコンフィグレーションを使用して、単一のPLLでは生成できないクロック周波数を生成できます。これは、OTN/SDIアプリケーションで最も一般的に使用されます」というPLLカスケードに関する注記を追加しました。「Each core clock network reference clock pin cannot drive fPLLs located on multiple L/H-Tiles」という注記を追加しました。図のタイトルを、「FPGAファブリック-トランシーバー間のインターフェイス・クロッキング」から「FPGAファブリック-トランシーバー間のインターフェイス・クロッキング (標準PCSの例)」に変更しました。「PCS Directの場合、クロッキング・アーキテクチャーはStandard PCSと同じままです」という文を「トランスミッター・データパス・インターフェイスのクロッキング」に追加しました。「ATX PLL間隔要件」の項の注記を変更しました。「専用リファレンス・クロック・ピン」を再編成し、現在のインテルQuartus Primeプロ・エディションの名前に更新し、トランシーバー `refclk` のQSF編集を行いました。「PLL IPのtx_serial_clk outputポートを未接続のままにします」を「マルチチャネルx24ノンボンディング・コンフィグレーションの実装」に追加しました。「マルチチャネルx1/x24ノンボンディングの例」の図を明確にしました。「データレートに基づくトランスミッターPLLの推奨事項」のLタイルの最大データレートを26.6に変更しました。「ATX PLL間隔要件」の表を明確にしました。「ATX PLL GXTクロック接続」でGTをGXTに変更しました。「マルチチャネルx24ノンボンディング・コンフィグレーションのPHY IPコアおよびPLL IPコアの接続例」に信号名を追加しました。「GXTチャネルでのATX PLLの使用」および「ATX PLL GXおよびMCGBのGXT実装の使用制限」の「隣接」を「クロックバッファー」に変更しました。「クロックバッファーのATX PLL IPのATX PLL IPパラメーターの詳細」および「メインATX PLL IPのATX PLL IPパラメーターの詳細」の図を更新しました。「GXTクロック・ネットワーク」からLタイルを削除しました。「FPGAファブリック-トランシーバー間のインターフェイス・クロッキング (標準PCSの例)」の図で、rx_clkoutおよびtx_clkoutが専用およびグローバル・コア・クロック・ネットワークの両方を駆動できるようにしました。「PLLカスケード・クロック・ネットワーク」の場合のみ、サポートをfPLLからfPLLに、ATX PLLをfPLLに変更しました。
2017.08.11	次の変更を行いました。「専用リファレンス・クロック・ピン」のトピックに、「リファレンス・クロック・ピンには厚い酸化物を使用しているため、ホットスワップによるダメージを受けにくくなっています」という注記を追加しました。リファレンス・クロック・ネットワークの項に次の段落、「You can only use the two high quality reference clock lines for one bottom and one top reference clock in a tile. There are fitter errors if you try to use both lines for two bottom reference clocks in a tile」を追加しました。「For L-Tile, you can only have 4 GXT per tile, all in the same bank」という注記を追加しました。
2017.06.06	次の変更を行いました。フィードバック補償ボンディングはサポートされていません。「ATX PLL間隔要件」の表を更新しました。新しい項「ATX PLL GXおよびMCGBのGXT実装の使用制限」を追加しました。「リファレンス・クロック・ネットワーク」の項を更新しました。新しい図「6つのGXTチャネルを駆動するためのメインおよび隣接するATX PLL IPインスタンス」を追加しました。「タイミング・クロージャーに関する推奨事項」のトピックを更新しました。
2017.03.08	次の変更を行いました。「GXTチャネルでのATX PLLの使用」の項のすべての注記を変更しました。
2017.02.17	次の変更を行いました。 ATX PLLの説明を「ATX PLLはフラクショナル・モードのみをサポートします」に更新しました。 Lカウンターの説明を「サポートされている分周係数は1および2です」に更新しました。レシーバー入力ピンの説明を「レシーバー入力ピンは、トランシーバーPLLへの入力リファレンス・クロック・ソースとして使用できます。ただし、コア・ファブリックの駆動には使用できません」に更新しました。「ATX PLL間隔要件」という新しい項を追加しました。「GXTチャネルでのATX PLLの使用」という新しい項を追加しました。関連トピックに次の注記、「fPLLをカスケードfPLL (ダウンストリームfPLL) として使用する場合は、fPLLでのユーザーのリキャリブレーションが必要です。詳細については、「キャリブレーション」の章の「ユーザー・リキャリブレーション」の項を参照してください」を追加しました。 fPLL IPコア・パラメーターの表に次のパラメーターが追加されました。「Message level for rule violations」、「Enable /1 output clock」、「Enable /2 output clock」、「Enable /4 output clock」、「PLL integer/fractional reference clock frequency」および「Enable mcgb_rst and mcgb_rst_stat ports」
2016.12.21	初版