インテルのみ表示可能 — GUID: hqm1484162963432
Ixiasoft
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2.4. インテルStratix 10 Lタイル/Hタイル・トランシーバー・ネイティブPHYのインテルStratix 10 FPGA IPコアの使用
ネイティブPHY IPコアを使用して、必要なプロトコルの実装向けにトランシーバーPHYをコンフィグレーションします。このIPをインスタンス化するには、インテルStratix 10デバイスファミリーを選択して、Tools > IP Catalogをクリックし、IPコアのバリエーションを選択します。次に、プロトコル実装のために、Parameter Editorを用いてIPパラメーターを指定して、PHY IPをコンフィグレーションします。短時間でPHY IPをコンフィグレーションするには、出発点として、実装するプロトコルのコンフィグレーションに近いプリセットを選択します。プリセットは、さまざまなプロトコルに対応するPHY IPコンフィグレーション設定であり、IPのParameter Editorに格納されています。プリセットについて詳しくは、以下に続くプリセットの項で説明しています。
適切なTransceiver Configuration Ruleを選択することによっても、PHY IPをコンフィグレーションできます。トランシーバー・コンフィグレーション・ルールは、トランシーバーPHY層でのPCSブロックおよびPMAブロックの有効な組み合わせを確認し、無効な設定についてはエラーまたは警告をレポートします。
ネイティブPHY IPコアを使用して、以下のPCSオプションをインスタンス化します。
- 標準PCS
- エンハンストPCS
- PCIe Gen3 PCS
- PCS Direct
選択したTransceiver Configuration Ruleに基づき、PHY IPコアが適切なPCSを選択します。Gen3対応のPCI Expressインターフェイスを備えるアクティブバンクの隣でのトランシーバー・チャネルの配置における制限については、PIPEコンフィグレーションにおけるチャネルの配置方法の項を、またはPCIeソリューションズのガイドを参照してください。
Parameter EditorでのPHY IPコアの設定後には、Generate HDLをクリックしてIPインスタンスを生成します。IPインスタンスとともに生成されるトップレベル・ファイルには、そのコンフィグレーションで使用可能なすべてのポートが含まれています。これらのポートを使用して、PHY IPコアをPLL IPコア、リセット・コントローラーIPコア、およびデザイン内のその他のIPコアに接続します。