インテル® Stratix® 10 LタイルおよびHタイル・トランシーバーPHYユーザーガイド

ID 683621
日付 3/03/2020
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ドキュメント目次

2.4. インテルStratix 10 Lタイル/Hタイル・トランシーバー・ネイティブPHYのインテルStratix 10 FPGA IPコアの使用

この項では、インテルが提供するトランシーバー・ネイティブPHY IPコアの使用について説明します。このネイティブPHY IPコアは、プライマリー・デザイン・エントリー・ツールであり、インテルStratix 10のトランシーバーPHY機能への直接的なアクセスを提供します。

ネイティブPHY IPコアを使用して、必要なプロトコルの実装向けにトランシーバーPHYをコンフィグレーションします。このIPをインスタンス化するには、インテルStratix 10デバイスファミリーを選択して、Tools > IP Catalogをクリックし、IPコアのバリエーションを選択します。次に、プロトコル実装のために、Parameter Editorを用いてIPパラメーターを指定して、PHY IPをコンフィグレーションします。短時間でPHY IPをコンフィグレーションするには、出発点として、実装するプロトコルのコンフィグレーションに近いプリセットを選択します。プリセットは、さまざまなプロトコルに対応するPHY IPコンフィグレーション設定であり、IPのParameter Editorに格納されています。プリセットについて詳しくは、以下に続くプリセットの項で説明しています。

適切なTransceiver Configuration Ruleを選択することによっても、PHY IPをコンフィグレーションできます。トランシーバー・コンフィグレーション・ルールは、トランシーバーPHY層でのPCSブロックおよびPMAブロックの有効な組み合わせを確認し、無効な設定についてはエラーまたは警告をレポートします。

ネイティブPHY IPコアを使用して、以下のPCSオプションをインスタンス化します。

  • 標準PCS
  • エンハンストPCS
  • PCIe Gen3 PCS
  • PCS Direct

選択したTransceiver Configuration Ruleに基づき、PHY IPコアが適切なPCSを選択します。Gen3対応のPCI Expressインターフェイスを備えるアクティブバンクの隣でのトランシーバー・チャネルの配置における制限については、PIPEコンフィグレーションにおけるチャネルの配置方法の項を、またはPCIeソリューションズのガイドを参照してください。

Parameter EditorでのPHY IPコアの設定後には、Generate HDLをクリックしてIPインスタンスを生成します。IPインスタンスとともに生成されるトップレベル・ファイルには、そのコンフィグレーションで使用可能なすべてのポートが含まれています。これらのポートを使用して、PHY IPコアをPLL IPコア、リセット・コントローラーIPコア、およびデザイン内のその他のIPコアに接続します。

図 33. ネイティブPHY IPコアのポートおよび機能ブロック
図 34. Native PHY IPコアのパラメーター・エディター
注: インテルQuartus Primeプロ・エディション開発ソフトウェアは適用性チェックを提供しています。ただし、PCSインターフェイス幅に対してサポートされるFPGAファブリック、ならびにサポートされるデータレートの特性評価は、現在評価中です。