インテル® Arria® 10 トランシーバーPHY ユーザーガイド

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ID 683617
日付 4/20/2017
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ドキュメント目次
ドキュメント目次 x
1. Arria® 10 トランシーバーPHY の概要 2. Arria 10 トランシーバーへのプロトコルの実装 3. PLL およびクロック・ネットワーク 4. トランシーバー・チャネルのリセット 5. Arria 10 トランシーバーPHY のアーキテクチャー 6. リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション 7. キャリブレーション 8. アナログ・パラメーター設定 9. 現行リリースの資料改訂履歴
1. Arria® 10 トランシーバーPHY の概要 x
1.1. デバイスのトランシーバーのレイアウト 1.2. トランシーバーPHY アーキテクチャーの概要 1.3. キャリブレーション
1.1. デバイスのトランシーバーのレイアウト x
1.1.1. Arria® 10 GX デバイス・トランシーバーのレイアウト 1.1.2. Arria® 10 GT デバイス・トランシーバーのレイアウト 1.1.3. Arria® 10 GX およびGT デバイスのパッケージの詳細 1.1.4. Arria® 10 SX デバイス・トランシーバーのレイアウト 1.1.5. Arria® 10 SX デバイスのパッケージの詳細
1.2. トランシーバーPHY アーキテクチャーの概要 x
1.2.1. トランシーバー・バンクのアーキテクチャー 1.2.2. PHY 層のトランシーバー・コンポーネント 1.2.3. トランシーバーのフェーズ・ロック・ループ 1.2.4. クロック生成ブロック (CGB)
1.2.2. PHY 層のトランシーバー・コンポーネント x
1.2.2.1. GX トランシーバー・チャネル 1.2.2.2. GT トランシーバー・チャネル
1.2.3. トランシーバーのフェーズ・ロック・ループ x
1.2.3.1. ATX (Advanced Transmit) PLL 1.2.3.2. フラクショナルPLL (fPLL) 1.2.3.3. チャネルPLL (CMU/CDR PLL)
2. Arria 10 トランシーバーへのプロトコルの実装 x
2.1. トランシーバー・デザインのIP ブロック 2.2. トランシーバー・デザインフロー 2.3. Arria® 10 トランシーバーのプロトコルとPHY IP のサポート 2.4. Arria® 10 トランシーバー・ネイティブPHY IP コアの使用 2.5. Interlaken 2.6. イーサネット 2.7. PCI Express* (PIPE) 2.8. CPRI 2.9. その他のプロトコル 2.10. トランシーバー・ネイティブPHY IP コアのシミュレーション
2.2. トランシーバー・デザインフロー x
2.2.1. PHY IP コアの選択とインスタンス化 2.2.2. PHY IP コアの設定 2.2.3. PHY IP コアの生成 2.2.4. PLL IP コアの選択 2.2.5. PLL IP コアの設定 2.2.6. PLL IP コアの生成 2.2.7. リセット・コントローラー 2.2.8. リコンフィグレーション・ロジックの作成 2.2.9. PLL IP コアとリセット・コントローラーへのPHY IP の接続 2.2.10. データパスの接続 2.2.11. アナログ・パラメーターの設定 2.2.12. デザインのコンパイル 2.2.13. デザインの機能性の検証
2.4. Arria® 10 トランシーバー・ネイティブPHY IP コアの使用 x
2.4.1. プリセット 2.4.2. General パラメーターとDatapath パラメーター 2.4.3. PMA パラメーター 2.4.4. Enhanced PCS パラメーター 2.4.5. Standard PCS パラメーター 2.4.6. PCS Direct 2.4.7. Dynamic Reconfiguration パラメーター 2.4.8. PMA ポート 2.4.9. エンハンストPCS ポート 2.4.10. 標準PCS ポート 2.4.11. IP コアファイルの保存場所 2.4.12. 未使用のトランシーバーRX チャネル 2.4.13. サポートされない機能
2.4.9. エンハンストPCS ポート x
2.4.9.1. エンハンストPCS のTX およびRX コントロール・ポート
2.5. Interlaken x
2.5.1. メタフレームのフォーマットとフレーミング層のコントロール・ワード 2.5.2. Interlaken コンフィグレーションのクロックとボンディング 2.5.3. Arria 10 トランシーバーへのInterlaken の実装方法 2.5.4. デザイン例 2.5.5. Interlaken 向けネイティブPHY IP のパラメーター設定
2.5.2. Interlaken コンフィグレーションのクロックとボンディング x
2.5.2.1. xN クロック・ボンディングのシナリオ 2.5.2.2. TX マルチレーン・ボンディングおよびRX マルチレーン・デスキュー・アライメント・ステートマシン
2.5.2.2. TX マルチレーン・ボンディングおよびRX マルチレーン・デスキュー・アライメント・ステートマシン x
2.5.2.2.1. TX FIFO ソフト・ボンディング 2.5.2.2.2. RX マルチレーンFIFO デスキュー・ステートマシン
2.6. イーサネット x
2.6.1. ギガビット・イーサネット (GbE) およびIEEE 1588v2 に準拠したGbE 2.6.2. 10GBASE-R、IEEE 1588v2 に準拠する10GBASE-R、およびFEC 付き10GBASE-R バリアント 2.6.3. 10GBASE-KR PHY IP コア 2.6.4. 1 ギガビット/10 ギガビット・イーサネット (GbE) PHY IP コア 2.6.5. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コア 2.6.6. XAUI PHY IP コア 2.6.7. 頭字語
2.6.1. ギガビット・イーサネット (GbE) およびIEEE 1588v2 に準拠したGbE x
2.6.1.1. GbE およびIEEE 1588v2 に準拠したGbE の8B/10B エンコード 2.6.1.2. GbE およびIEEE 1588v2 に準拠したGbE のワード・アライメント 2.6.1.3. GbE およびIEEE 1588v2 に準拠したGbE の8B/10B デコード 2.6.1.4. GbE のレートマッチFIFO 2.6.1.5. GbE およびIEEE 1588v2 に準拠したGbE の Arria® 10 トランシーバーへの実装方法 2.6.1.6. GbE およびIEEE 1588v2 に準拠したGbE 向けネイティブPHY IP のパラメーター設定
2.6.1.1. GbE およびIEEE 1588v2 に準拠したGbE の8B/10B エンコード x
2.6.1.1.1. GbE およびIEEE 1588v2 に準拠したGbE での8B/10B エンコーダーのリセット状態
2.6.2. 10GBASE-R、IEEE 1588v2 に準拠する10GBASE-R、およびFEC 付き10GBASE-R バリアント x
2.6.2.1. 10GBASE-R でのXGMII のクロック駆動方式 2.6.2.2. 10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R、およびFEC 付き10GBASE-R のArria 10 トランシーバーへの実装方法 2.6.2.3. 10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R、およびFEC 付き10GBASE-R 向けネイティブPHY IP のパラメーター設定 2.6.2.4. 10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R のトランシーバー・コンフィグレーション向けネイティブPHY IP のポート
2.6.2.1. 10GBASE-R でのXGMII のクロック駆動方式 x
2.6.2.1.1. TX FIFO とRX FIFO
2.6.3. 10GBASE-KR PHY IP コア x
2.6.3.1. 10GBASE-KR PHY のリリース情報 2.6.3.2. 10GBASE-KR PHY のパフォーマンスとリソース使用率 2.6.3.3. 10GBASE-KR の機能の説明 2.6.3.4. 10GBASE-KR PHY のパラメーター化 2.6.3.5. 10GBASE-KR PHY インターフェイス 2.6.3.6. Avalon-MM レジスター・インターフェイス 2.6.3.7. 10GBASE-KR デザインの作成 2.6.3.8. デザイン例 2.6.3.9. シミュレーション・サポート
2.6.3.4. 10GBASE-KR PHY のパラメーター化 x
2.6.3.4.1. General Options 2.6.3.4.2. 10GBASE-R パラメーター 2.6.3.4.3. 10GBASE-KR オート・ネゴシエーションとリンク・トレーニングのパラメーター 2.6.3.4.4. 10GBASE-KR オプショナル・パラメーター 2.6.3.4.5. Speed Detection のパラメーター
2.6.3.5. 10GBASE-KR PHY インターフェイス x
2.6.3.5.1. クロック・インターフェイスとリセット・インターフェイス 2.6.3.5.2. データ・インターフェイス 2.6.3.5.3. 標準SDR XGMII データへのXGMII のマッピング 2.6.3.5.4. シリアルデータ・インターフェイス 2.6.3.5.5. コントロールおよびステータス・インターフェイス 2.6.3.5.6. ダイナミック・リコンフィグレーション・インターフェイス
2.6.3.6. Avalon-MM レジスター・インターフェイス x
2.6.3.6.1. 10GBASE-KR PHY レジスターの定義 2.6.3.6.2. ハード・トランシーバーPHY レジスター 2.6.3.6.3. エンハンストPCS レジスター 2.6.3.6.4. PMA レジスター
2.6.4. 1 ギガビット/10 ギガビット・イーサネット (GbE) PHY IP コア x
2.6.4.1. 1G/10GbE PHY のリリース情報 2.6.4.2. 1G/10GbE PHY のパフォーマンスとリソース使用率 2.6.4.3. 1G/10GbE PHY の機能の説明 2.6.4.4. クロック・インターフェイスとリセット・インターフェイス 2.6.4.5. 1G/10GbE PHY のパラメーター化 2.6.4.6. 1G/10GbE PHY インターフェイス 2.6.4.7. Avalon-MM レジスター・インターフェイス 2.6.4.8. 1G/10GbE デザインの作成 2.6.4.9. デザイン・ガイドライン 2.6.4.10. チャネル配置のガイドライン 2.6.4.11. デザイン例 2.6.4.12. シミュレーション・サポート 2.6.4.13. TimeQuest タイミング制約
2.6.4.5. 1G/10GbE PHY のパラメーター化 x
2.6.4.5.1. General Options 2.6.4.5.2. 10GBASE-R パラメーター 2.6.4.5.3. 10M/100M/1Gb イーサネットのパラメーター 2.6.4.5.4. Speed Detection のパラメーター 2.6.4.5.5. PHY アナログ・パラメーター
2.6.4.6. 1G/10GbE PHY インターフェイス x
2.6.4.6.1. クロック・インターフェイスとリセット・インターフェイス 2.6.4.6.2. データ・インターフェイス 2.6.4.6.3. 標準SDR XGMII データへのXGMII のマッピング 2.6.4.6.4. GMII インターフェイス 2.6.4.6.5. シリアルデータ・インターフェイス 2.6.4.6.6. コントロールおよびステータス・インターフェイス 2.6.4.6.7. MII 2.6.4.6.8. ダイナミック・リコンフィグレーション・インターフェイス
2.6.4.7. Avalon-MM レジスター・インターフェイス x
2.6.4.7.1. レジスターの定義 2.6.4.7.2. ハード・トランシーバーPHY レジスター 2.6.4.7.3. エンハンストPCS レジスター 2.6.4.7.4. Arria 10 GMII PCS レジスター 2.6.4.7.5. PMA レジスター 2.6.4.7.6. 速度変更の概要
2.6.5. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コア x
2.6.5.1. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コアについて 2.6.5.2. IP コアの使用 2.6.5.3. コンフィグレーション・レジスター 2.6.5.4. インターフェイス信号
2.6.5.1. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コアについて x
2.6.5.1.1. 機能 2.6.5.1.2. リリース情報 2.6.5.1.3. サポートされるデバイスファミリー 2.6.5.1.4. リソース使用率
2.6.5.1.3. サポートされるデバイスファミリー x
2.6.5.1.3.1. デバイス・サポート・レベルについて
2.6.5.2. IP コアの使用 x
2.6.5.2.1. パラメーターの設定 2.6.5.2.2. タイミング制約 2.6.5.2.3. PHY の速度変更
2.6.5.3. コンフィグレーション・レジスター x
2.6.5.3.1. レジスターアクセスについて
2.6.5.4. インターフェイス信号 x
2.6.5.4.1. クロック信号とリセット信号 2.6.5.4.2. 動作モードおよび速度の信号 2.6.5.4.3. GMII 信号 2.6.5.4.4. XGMII 信号 2.6.5.4.5. ステータス信号 2.6.5.4.6. シリアル・インターフェイス信号 2.6.5.4.7. トランシーバー・ステータス信号およびリコンフィグレーション信号 2.6.5.4.8. Avalon-MM インターフェイス信号
2.6.6. XAUI PHY IP コア x
2.6.6.1. XAUI コンフィグレーションでのトランシーバー・データパス 2.6.6.2. XAUI でサポートされる機能 2.6.6.3. XAUI PHY のリリース情報 2.6.6.4. XAUI PHY でサポートされるデバイスファミリー 2.6.6.5. XAUI コンフィグレーションでのトランシーバー・クロックの駆動とチャネル配置のガイドライン 2.6.6.6. XAUI PHY のパフォーマンスとリソース使用率 2.6.6.7. XAUI PHY のパラメーター化 2.6.6.8. XAUI PHY のポート 2.6.6.9. XAUI PHY のインターフェイス 2.6.6.10. XAUI PHY レジスターのインターフェイスおよびレジスターの説明 2.6.6.11. XAUI PHY TimeQuest SDC 制約
2.6.6.7. XAUI PHY のパラメーター化 x
2.6.6.7.1. XAUI PHY のGeneral パラメーター 2.6.6.7.2. XAUI PHY のAdvanced Options パラメーター
2.6.6.9. XAUI PHY のインターフェイス x
2.6.6.9.1. SDR XGMII TX インターフェイス 2.6.6.9.2. SDR XGMII RX インターフェイス 2.6.6.9.3. トランシーバーのシリアルデータ・インターフェイス 2.6.6.9.4. XAUI PHY クロック、リセット、およびパワーダウン・インターフェイス 2.6.6.9.5. XAUI PHY PMA チャネル・コントローラー・インターフェイス 2.6.6.9.6. XAUI PHY のオプショナルのPMA コントロールおよびステータス・インターフェイス
2.7. PCI Express* (PIPE) x
2.7.1. PIPE 向けトランシーバー・チャネルのデータパス 2.7.2. サポートされているPIPE 機能 2.7.3. PIPE Gen1、Gen2、Gen3 モードでのTX PLL の接続方法 2.7.4. Arria 10 トランシーバーでのPCI Express* (PIPE) の実装方法 2.7.5. PIPE 向けネイティブPHY IP のパラメーター設定 2.7.6. fPLL IP コアのPIPE 向けパラメーター設定 2.7.7. ATX PLL IP コアのPIPE 向けパラメーター設定 2.7.8. PIPE 向けネイティブPHY IP のポート 2.7.9. PIPE 向けfPLL ポート 2.7.10. PIPE 向けATX PLL のポート 2.7.11. TX ディエンファシスのプリセットマッピング 2.7.12. PIPE コンフィグレーションにおけるチャネルの配置方法 2.7.13. Gen3 データレートでのPCIe* (PIPE) 向けPHY IP コアのリンク・イコライゼーション 2.7.14. Arria® 10 PCIe デザイン (ハードIP (HIP) およびPIPE) を手動で調整するためのTTK (トランシーバー・ツールキット)/システムコンソール/リコンフィグレーション・インターフェイスの使用 (デバッグ用のみ)
2.7.2. サポートされているPIPE 機能 x
2.7.2.1. Gen1/Gen2 の機能 2.7.2.2. Gen3 の機能
2.7.2.1. Gen1/Gen2 の機能 x
2.7.2.1.1. Gen1 (2.5 Gbps) とGen2 (5 Gbps) との間の動的切り換え 2.7.2.1.2. トランスミッタの電気的アイドルの生成 2.7.2.1.3. パワーステート管理 2.7.2.1.4. コンプライアンス・パターン送信をサポートするための8B/10B エンコーダーの使用 2.7.2.1.5. レシーバーステータス 2.7.2.1.6. レシーバー検出 2.7.2.1.7. Gen1 およびGen2 のクロック補償 2.7.2.1.8. PCIe* リバース・パラレル・ループバック
2.7.2.2. Gen3 の機能 x
2.7.2.2.1. 自動速度ネゴシエーション 2.7.2.2.2. レート切り替え 2.7.2.2.3. Gen3 トランスミッタ電気的アイドルの生成 2.7.2.2.4. Gen3 クロック補償 2.7.2.2.5. Gen3 パワーステート管理 2.7.2.2.6. CDR コントロール 2.7.2.2.7. ギアボックス
2.7.12. PIPE コンフィグレーションにおけるチャネルの配置方法 x
2.7.12.1. ボンディング・コンフィグレーションのマスターチャネル
2.8. CPRI x
2.8.1. CPRI 向けトランシーバー・チャネルのデータパスとクロック 2.8.2. CPRI 向けにサポートされる機能 2.8.3. CPRI 向けのマニュアルモードのワードアライナー 2.8.4. Arria® 10 トランシーバーへのCPRI の実装方法 2.8.5. CPRI 向けネイティブPHY IP のパラメーター設定
2.8.1. CPRI 向けトランシーバー・チャネルのデータパスとクロック x
2.8.1.1. CPRI 向けTX PLL の選択 2.8.1.2. オート・ネゴシエーション
2.8.2. CPRI 向けにサポートされる機能 x
2.8.2.1. CPRI 向けの確定的レイテンシー・モードのワードアライナー
2.8.2.1. CPRI 向けの確定的レイテンシー・モードのワードアライナー x
2.8.2.1.1. トランスミッタおよびレシーバーのレイテンシー
2.9. その他のプロトコル x
2.9.1. エンハンストPCS の「Basic (Enhanced PCS) 」および「Basic with KR FEC」コンフィグレーションの使用 2.9.2. 標準PCS のBasic/Custom、およびレートマッチを伴うBasic/Custom のコンフィグレーションを使用する 2.9.3. Arria 10 GT チャネルの実装用のデザイン検討事項 2.9.4. PCS Direct トランシーバー・コンフィグレーション・ルールの実装方法
2.9.1. エンハンストPCS の「Basic (Enhanced PCS) 」および「Basic with KR FEC」コンフィグレーションの使用 x
2.9.1.1. Basic (Enhanced PCS) およびBasic with KR FEC トランシーバー・コンフィグレーション・ルールのArria 10 トランシーバーへの実装方法 2.9.1.2. Basic (Enhanced PCS) およびBasic with KR FEC 向けネイティブPHY IP のパラメーター設定 2.9.1.3. ベーシック・エンハンストPCS で低レイテンシーを有効にする方法 2.9.1.4. エンハンストPCS FIFO の動作 2.9.1.5. TX データ・ビットスリップ 2.9.1.6. TX データ極性反転 2.9.1.7. RX データビットスリップ 2.9.1.8. RX データ極性反転
2.9.2. 標準PCS のBasic/Custom、およびレートマッチを伴うBasic/Custom のコンフィグレーションを使用する x
2.9.2.1. マニュアルモードのワードアライナー 2.9.2.2. ワードアライナーの同期ステートマシン・モード 2.9.2.3. RX ビットスリップ 2.9.2.4. RX 極性反転 2.9.2.5. RX ビット反転 2.9.2.6. RX バイト反転 2.9.2.7. Basic (Single Width) モードでのレートマッチFIFO 2.9.2.8. Basic (Double Width) モードでのレートマッチFIFO 2.9.2.9. 8B/10B エンコーダーおよび8B/10B デコーダー 2.9.2.10. 8B/10B TX ディスパリティー・コントロール 2.9.2.11. ベーシックで低レイテンシーを有効にする方法 2.9.2.12. TX ビットスリップ 2.9.2.13. TX 極性反転 2.9.2.14. TX ビット反転 2.9.2.15. TX バイト反転 2.9.2.16. Arria® 10 トランシーバーにBasic あるいはレートマッチを使用するBasic のTransceiver Configuration Rules を実装する方法 2.9.2.17. Basic およびレートマッチを使用するBasic のコンフィグレーション向けネイティブPHY IP のパラメーター設定
2.9.3. Arria 10 GT チャネルの実装用のデザイン検討事項 x
2.9.3.1. トランシーバーPHY IP 2.9.3.2. PLL とGT トランシーバー・チャネルのクロックライン 2.9.3.3. リセット・コントローラー 2.9.3.4. エンハンストPCS を低レイテンシー・モードで使用する17.4 Gbps を超えるデータレートのデザインの実装方法 2.9.3.5. Arria 10 GT チャネルの使用
2.10. トランシーバー・ネイティブPHY IP コアのシミュレーション x
2.10.1. NativeLink シミュレーション・フロー 2.10.2. IP シミュレーションのスクリプティング 2.10.3. カスタム・シミュレーション・フロー
2.10.1. NativeLink シミュレーション・フロー x
2.10.1.1. NativeLink をModelSim* シミュレーションの設定のために使用する方法 2.10.1.2. NativeLink をModelSim* RTL シミュレーション用に使用する方法 2.10.1.3. NativeLink をサードパーティーRTL シミュレーションの設定のために使用する方法
2.10.2. IP シミュレーションのスクリプティング x
2.10.2.1. 組み合わせたシミュレーターのセットアップ・スクリプトの生成
2.10.3. カスタム・シミュレーション・フロー x
2.10.3.1. シミュレーション・ライブラリー・コンパイラーの使用方法 2.10.3.2. シミュレーション・スクリプトのカスタマイズ
3. PLL およびクロック・ネットワーク x
3.1. PLL 3.2. 入力リファレンス・クロックソース 3.3. トランスミッタ・クロック・ネットワーク 3.4. クロック生成ブロック 3.5. FPGA ファブリック-トランシーバー・インターフェイスのクロッキング 3.6. トランスミッタ・データパス・インターフェイスのクロッキング 3.7. レシーバー・データパス・インターフェイスのクロッキング 3.8. 未使用/アイドルのクロックラインの要件 3.9. チャネル・ボンディング 3.10. PLL フィードバックおよびカスケード・クロック・ネットワーク 3.11. PLL およびクロック・ネットワークの使用
3.1. PLL x
3.1.1. ATX PLL およびfPLL を使用する場合における送信PLL の間隔ガイドライン 3.1.2. ATX PLL 3.1.3. fPLL 3.1.4. CMU PLL
3.1.2. ATX PLL x
3.1.2.1. ATX PLL IP コアのインスタンス化 3.1.2.2. ATX PLL IP コア
3.1.3. fPLL x
3.1.3.1. fPLL IP コアのインスタンス化 3.1.3.2. fPLL IP コア
3.1.4. CMU PLL x
3.1.4.1. CMU PLL IP コアのインスタンス化 3.1.4.2. CMU PLL IP コア
3.2. 入力リファレンス・クロックソース x
3.2.1. 専用のリファレンス・クロックピン 3.2.2. レシーバー入力ピン 3.2.3. 入力リファレンス・クロックソースとしてのPLL カスケード接続 3.2.4. リファレンス・クロック・ネットワーク 3.2.5. 入力リファレンス・クロックとしてのグローバルクロックまたはコアクロック
3.3. トランスミッタ・クロック・ネットワーク x
3.3.1. x1 クロックライン 3.3.2. x6 クロックライン 3.3.3. xN クロックライン 3.3.4. GT クロックライン
3.9. チャネル・ボンディング x
3.9.1. PMA ボンディング 3.9.2. PMA ボンディングとPCS ボンディング 3.9.3. チャネルの結合方法の選択 3.9.4. スキューの計算方法
3.9.1. PMA ボンディング x
3.9.1.1. x6/xN ボンディング 3.9.1.2. PLL フィードバック補償ボンディング
3.11. PLL およびクロック・ネットワークの使用 x
3.11.1. 非ボンディング・コンフィグレーション 3.11.2. 結合コンフィグレーション 3.11.3. PLL カスケード接続の実装 3.11.4. ミックスとマッチの例 3.11.5. タイミング収束に関する推奨事項
3.11.1. 非ボンディング・コンフィグレーション x
3.11.1.1. シングルチャネルのx1 非ボンディング・コンフィグレーションの実装 3.11.1.2. マルチチャネルx1 非ボンディング・コンフィグレーションの実装 3.11.1.3. マルチチャネルxN 非ボンディング・コンフィグレーションの実装
3.11.2. 結合コンフィグレーション x
3.11.2.1. x6/xN ボンディング・モードの実装 3.11.2.2. PLL フィードバック補償ボンディング・モードの実装方法
4. トランシーバー・チャネルのリセット x
4.1. リセットが必要なのはいつですか？ 4.2. トランシーバーPHY の実装 4.3. どのようにしてリセットしますか？ 4.4. トランシーバーPHY リセット・コントローラーの使用 4.5. ユーザーコード化されたリセット・コントローラーの使用 4.6. ステータス信号またはPLL ロック信号の合成 4.7. ボンディングしたPCS およびPMA チャネルのタイミング制約
4.3. どのようにしてリセットしますか？ x
4.3.1. モデル1：Default Model 4.3.2. モデル2：Acknowledgment Model 4.3.3. リセット信号およびパワーダウン信号の影響を受けるトランシーバー・ブロック
4.3.1. モデル1：Default Model x
4.3.1.1. 推奨リセットシーケンス
4.3.1.1. 推奨リセットシーケンス x
4.3.1.1.1. デバイス動作中のトランスミッタのリセット 4.3.1.1.2. デバイス動作中のレシーバーのリセット 4.3.1.1.3. デバイスの動作中のトランシーバー・チャネルのリセット 4.3.1.1.4. デフォルトのモデルを使用したチャネルのダイナミック・リコンフィグレーション
4.3.1.1.2. デバイス動作中のレシーバーのリセット x
4.3.1.1.2.1. オート・ロックモードにおけるクロック・データ・リカバリー 4.3.1.1.2.2. マニュアル・ロックモードにおけるクロック・データ・リカバリー
4.3.2. モデル2：Acknowledgment Model x
4.3.2.1. 推奨リセットシーケンス
4.3.2.1. 推奨リセットシーケンス x
4.3.2.1.1. デバイス動作中のトランスミッタのリセット 4.3.2.1.2. デバイス動作中のレシーバーのリセット 4.3.2.1.3. Acknowledgment Model を使用したトランスミッタ・チャネルのダイナミック・リコンフィグレーション 4.3.2.1.4. Acknowledgment Model を使用したレシーバーチャネルのダイナミック・リコンフィグレーション
4.4. トランシーバーPHY リセット・コントローラーの使用 x
4.4.1. トランシーバーのPHY リセット・コントローラーIP のパラメーター化 4.4.2. Transceiver PHY Reset Controller Parameters 4.4.3. トランシーバーPHY リセット・コントローラーのインターフェイス 4.4.4. トランシーバーのPHY リセット・コントローラーのリソース使用率
4.5. ユーザーコード化されたリセット・コントローラーの使用 x
4.5.1. ユーザーコード化されたリセット・コントローラーの信号
5. Arria 10 トランシーバーPHY のアーキテクチャー x
5.1. Arria® 10 PMA アーキテクチャー 5.2. Arria 10 エンハンストPCS のアーキテクチャー 5.3. Arria® 10 標準PCS のアーキテクチャー 5.4. Arria 10 PCI Express* Gen3 PCS のアーキテクチャー
5.1. Arria® 10 PMA アーキテクチャー x
5.1.1. トランスミッタ 5.1.2. レシーバー 5.1.3. ループバック
5.1.1. トランスミッタ x
5.1.1.1. シリアライザー 5.1.1.2. トランスミッタ・バッファー
5.1.1.2. トランスミッタ・バッファー x
5.1.1.2.1. 高速差動I/O 5.1.1.2.2. プログラマブル差動出力電圧 5.1.1.2.3. プログラマブル・プリエンファシス 5.1.1.2.4. 電源分配ネットワーク (PDN) が引き起こすシンボル間干渉 (ISI) の補償 5.1.1.2.5. プログラマブル・トランスミッタ・オンチップ終端 (OCT)
5.1.2. レシーバー x
5.1.2.1. レシーバーバッファー 5.1.2.2. クロック・データ・リカバリー (CDR) ユニット 5.1.2.3. デシリアライザー
5.1.2.1. レシーバーバッファー x
5.1.2.1.1. プログラマブル・コモンモード電圧 (VCM) 5.1.2.1.2. プログラマブル差動オンチップ終端 (OCT) 5.1.2.1.3. 信号検出器 5.1.2.1.4. 連続時間リニア・イコライゼーション (CTLE) 5.1.2.1.5. 可変ゲインアンプ (VGA) 5.1.2.1.6. デシジョン・フィードバック・イコライゼーション (DFE) 5.1.2.1.7. CTLE とDFE のイネーブル方法
5.1.2.1.4. 連続時間リニア・イコライゼーション (CTLE) x
5.1.2.1.4.1. 高ゲインモード 5.1.2.1.4.2. 高データレート・モード
5.1.2.1.7. CTLE とDFE のイネーブル方法 x
5.1.2.1.7.1. コンフィグレーション方法
5.1.2.2. クロック・データ・リカバリー (CDR) ユニット x
5.1.2.2.1. Lock-to-Reference モード 5.1.2.2.2. Lock-to-Data モード 5.1.2.2.3. CDR ロックモード
5.1.2.2.3. CDR ロックモード x
5.1.2.2.3.1. 自動ロックモード 5.1.2.2.3.2. マニュアル・ロックモード
5.2. Arria 10 エンハンストPCS のアーキテクチャー x
5.2.1. トランスミッタ・データパス 5.2.2. レシーバーデータパス
5.2.1. トランスミッタ・データパス x
5.2.1.1. Enhanced PCS TX FIFO 5.2.1.2. Interlaken フレーム・ジェネレーター 5.2.1.3. Interlaken CRC-32 ジェネレーター 5.2.1.4. 64B/66B エンコーダーとトランスミッタ・ステートマシン (TX SM) 5.2.1.5. パターン・ジェネレーター 5.2.1.6. スクランブラ 5.2.1.7. Interlaken ディスパリティー・ジェネレーター 5.2.1.8. TX ギアボックス、TX ビットスリップ、および極性反転 5.2.1.9. KR FEC ブロック
5.2.1.1. Enhanced PCS TX FIFO x
5.2.1.1.1. Phase Compensation モード 5.2.1.1.2. Register モード 5.2.1.1.3. Interlaken モード 5.2.1.1.4. Basic モード
5.2.1.5. パターン・ジェネレーター x
5.2.1.5.1. PRBS パターン・ジェネレーター (エンハンストPCS と標準PCS で共有されます) 5.2.1.5.2. 擬似ランダムパターン・ジェネレーター
5.2.2. レシーバーデータパス x
5.2.2.1. RX ギアボックス、RX ビットスリップ、および極性反転 5.2.2.2. ブロック・シンクロナイザー 5.2.2.3. Interlaken ディスパリティー・チェッカー 5.2.2.4. デスクランブラ 5.2.2.5. Interlaken フレーム・シンクロナイザー 5.2.2.6. 64B/66B デコーダーとレシーバー・ステートマシン (RX SM) 5.2.2.7. 擬似ランダムパターン・ベリファイアー 5.2.2.8. 10GBASE-R ビットエラー・レート (BER) チェッカー 5.2.2.9. Interlaken CRC-32 チェッカー 5.2.2.10. エンハンストPCS RX FIFO 5.2.2.11. RX KR FEC ブロック
5.2.2.6. 64B/66B デコーダーとレシーバー・ステートマシン (RX SM) x
5.2.2.6.1. PRBS チェッカー
5.2.2.10. エンハンストPCS RX FIFO x
5.2.2.10.1. Phase Compensation モード 5.2.2.10.2. Register モード 5.2.2.10.3. Interlaken モード 5.2.2.10.4. 10GBASE-R モード 5.2.2.10.5. Basic モード
5.2.2.10.4. 10GBASE-R モード x
5.2.2.10.4.1. アイドルOS の削除 5.2.2.10.4.2. アイドルの挿入
5.3. Arria® 10 標準PCS のアーキテクチャー x
5.3.1. トランスミッタ・データパス 5.3.2. レシーバーデータパス
5.3.1. トランスミッタ・データパス x
5.3.1.1. TX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有) 5.3.1.2. バイト・シリアライザー 5.3.1.3. 8B/10B エンコーダー 5.3.1.4. 極性反転機能 5.3.1.5. 擬似ランダム・バイナリー・シーケンス (PRBS) ・ジェネレーター 5.3.1.6. TX ビットスリップ
5.3.1.1. TX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有) x
5.3.1.1.1. TX FIFO低レイテンシー・モード 5.3.1.1.2. TX FIFO レジスターモード 5.3.1.1.3. TX FIFO 高速レジスターモード
5.3.1.2. バイト・シリアライザー x
5.3.1.2.1. 結合バイト・シリアライザー 5.3.1.2.2. バイト・シリアライザー・ディスエーブル・モード 5.3.1.2.3. バイト・シリアライザーSerialize x2 モード 5.3.1.2.4. バイト・シリアライザーSerialize x4 モード
5.3.1.3. 8B/10B エンコーダー x
5.3.1.3.1. 8B/10B エンコーダーのコントロール・コード・エンコーディング 5.3.1.3.2. 8B/10B エンコーダーのリセット状態 5.3.1.3.3. 8B/10B エンコーダーのアイドル・キャラクターの置換機能 5.3.1.3.4. 8B/10B エンコーダーの現在のランニング・ディスパリティーの制御機能 5.3.1.3.5. 8B/10B エンコーダーのビット反転機能 5.3.1.3.6. 8B/10B エンコーダーのバイト反転機能
5.3.2. レシーバーデータパス x
5.3.2.1. ワードアライナー 5.3.2.2. RX 極性反転機能 5.3.2.3. レートマッチFIFO 5.3.2.4. 8B/10B デコーダー 5.3.2.5. 擬似ランダム・バイナリー・シーケンス (PRBS) チェッカー 5.3.2.6. バイト・デシリアライザー 5.3.2.7. RX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有)
5.3.2.1. ワードアライナー x
5.3.2.1.1. ビットスリップ・モードのワードアライナー 5.3.2.1.2. マニュアルモードのワードアライナー 5.3.2.1.3. ワードアライナーの同期ステートマシン・モード 5.3.2.1.4. 確定的レイテンシー・モードのワードアライナー 5.3.2.1.5. 各ワードアライナー・モードにおけるワードアライナーのパターン長 5.3.2.1.6. ワードアライナーのRX ビット反転機能 5.3.2.1.7. ワードアライナーのRX バイト反転機能
5.3.2.4. 8B/10B デコーダー x
5.3.2.4.1. 8B/10B デコーダーのコントロール・コード・エンコーディング 5.3.2.4.2. 8B/10B デコーダーのランニング・ディスパリティー・チェッカー機能
5.3.2.6. バイト・デシリアライザー x
5.3.2.6.1. バイト・デシリアライザー・ディスエーブル・モード 5.3.2.6.2. バイト・デシリアライザーDeserialize x2 モード 5.3.2.6.3. バイト・デシリアライザーDeserialize x4 モード 5.3.2.6.4. 結合バイト・デシリアライザー
5.3.2.7. RX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有) x
5.3.2.7.1. RX FIFO 低レイテンシー・モード 5.3.2.7.2. RX FIFO レジスターモード
5.4. Arria 10 PCI Express* Gen3 PCS のアーキテクチャー x
5.4.1. トランスミッタ・データパス 5.4.2. レシーバーデータパス 5.4.3. PIPE インターフェイス
5.4.1. トランスミッタ・データパス x
5.4.1.1. TX FIFO (標準PCS およびエンハンストPCS と共有) 5.4.1.2. ギアボックス
5.4.2. レシーバーデータパス x
5.4.2.1. ブロック・シンクロナイザー 5.4.2.2. レートマッチFIFO 5.4.2.3. RX FIFO (標準PCS およびエンハンストPCS と共有)
5.4.3. PIPE インターフェイス x
5.4.3.1. 自動速度ネゴシエーション 5.4.3.2. クロック・データ・リカバリー・コントロール
6. リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション x
6.1. チャネルおよびPLL ブロックのリコンフィグレーション 6.2. リコンフィグレーション・インターフェイスとの相互作用 6.3. コンフィグレーション・ファイル 6.4. 複数のリコンフィグレーション・プロファイル 6.5. エンベデッド・リコンフィグレーション・ストリーマー 6.6. アービトレーション 6.7. ダイナミック・リコンフィグレーションにおける推奨事項 6.8. ダイナミック・リコンフィグレーション実行の手順 6.9. ダイレクト・リコンフィグレーション・フロー 6.10. Native PHY IP コア・ガイド・リコンフィグレーション・フローとPLL IP コア・ガイド・リコンフィグレーション・フロー 6.11. 特殊なケースでのリコンフィグレーション・フロー 6.12. PMA アナログ・パラメーターの変更 6.13. ポートとパラメーター 6.14. 複数のIP ブロックにわたってマージするダイナミック・リコンフィグレーション・インターフェイス 6.15. エンベデッド・デバッグ機能 6.16. データパターン・ジェネレーターおよびチェッカーの使用 6.17. タイミング収束に関する推奨事項 6.18. サポートされない機能 6.19. Arria® 10 トランシーバー・レジスターマップ
6.2. リコンフィグレーション・インターフェイスとの相互作用 x
6.2.1. リコンフィグレーション・インターフェイスからの読み出し 6.2.2. リコンフィグレーション・インターフェイスへの書き込み
6.11. 特殊なケースでのリコンフィグレーション・フロー x
6.11.1. トランスミッタPLL の切り替え 6.11.2. リファレンス・クロックの切り替え
6.11.2. リファレンス・クロックの切り替え x
6.11.2.1. ATX リファレンス・クロックの切り替え 6.11.2.2. fPLL リファレンス・クロックの切り替え 6.11.2.3. CDR およびCMU リファレンス・クロックの切り替え
6.12. PMA アナログ・パラメーターの変更 x
6.12.1. ダイレクト・リコンフィグレーション・フローを使用したVOD、プリエンファシスの変更 6.12.2. ダイレクト・リコンフィグレーション・フローを使用したマニュアルモードでのCTLE 設定の変更 6.12.3. トリガーされるAdaptation Mode のCTLE 設定 6.12.4. ダイレクト・リコンフィグレーション・フローを使用したループバック・モードのイネーブルとディスエーブル
6.15. エンベデッド・デバッグ機能 x
6.15.1. アルテラ・デバッグ・マスター・エンドポイント (ADME) 6.15.2. Optional Reconfiguration Logic
6.15.2. Optional Reconfiguration Logic x
6.15.2.1. ケーパビリティー・レジスター 6.15.2.2. コントロール・レジスターとステータスレジスター 6.15.2.3. PRBS ソフト・アキュムレーター
6.16. データパターン・ジェネレーターおよびチェッカーの使用 x
6.16.1. PRBS データパターン・ジェネレーターおよびチェッカーの使用 6.16.2. 擬似ランダムパターン・テストモードの使用
6.16.1. PRBS データパターン・ジェネレーターおよびチェッカーの使用 x
6.16.1.1. 非ボンディング・デザインでPRBS データ・ジェネレーターをイネーブルする 6.16.1.2. ボンディングしたデザインでPRBS データ・ジェネレーターをイネーブルする 6.16.1.3. 非ボンディング・デザインでPRBS データチェッカーをイネーブルする 6.16.1.4. ボンディングしたデザインでPRBS チェッカーをイネーブルする 6.16.1.5. PRBS パターン反転を有効にする
6.16.1.1. 非ボンディング・デザインでPRBS データ・ジェネレーターをイネーブルする x
6.16.1.1.1. ノン・ボンディング・デザインでPRBS9 およびPRBS31 パターン・ジェネレーターをイネーブルする例
6.16.1.2. ボンディングしたデザインでPRBS データ・ジェネレーターをイネーブルする x
6.16.1.2.1. ボンディングしたデザインでPRBS9 およびPRBS31 パターン・ジェネレーターをイネーブルする例
6.16.1.3. 非ボンディング・デザインでPRBS データチェッカーをイネーブルする x
6.16.1.3.1. PRBS データチェッカーをイネーブルする例
6.16.2. 擬似ランダムパターン・テストモードの使用 x
6.16.2.1. 擬似ランダムパターン・モードを有効にする
7. キャリブレーション x
7.1. PreSICE キャリブレーション・エンジンを使用したリコンフィグレーション・インターフェイスとアービトレーション 7.2. キャリブレーション・レジスター 7.3. パワーアップ・キャリブレーション 7.4. ユーザー・リキャリブレーション 7.5. キャリブレーション例
7.2. キャリブレーション・レジスター x
7.2.1. Avalon-MM インターフェイス・アービトレーション・レジスター 7.2.2. トランシーバー・チャネル・キャリブレーション・レジスター 7.2.3. フラクショナルPLL キャリブレーション・レジスター 7.2.4. ATX PLL キャリブレーション・レジスター 7.2.5. ケーパビリティー・レジスター 7.2.6. レート・スイッチ・フラグ・レジスター (Rate Switch Flag Register)
7.5. キャリブレーション例 x
7.5.1. ATX PLL リキャリブレーション 7.5.2. フラクショナルPLL (fPLL) リキャリブレーション 7.5.3. CDR/CMU PLL リキャリブレーション 7.5.4. PMA リキャリブレーション 7.5.5. トランシーバー・リファレンス・クロックのクロック周波数およびデータレート変更後のリキャリブレーション
7.5.5. トランシーバー・リファレンス・クロックのクロック周波数およびデータレート変更後のリキャリブレーション x
7.5.5.1. ユーザー・リキャリブレーション
8. アナログ・パラメーター設定 x
8.1. Assignment Editor を使用したアナログ・パラメーター設定 8.2. 既知のアサインメントを使用したQuartus Settings File の更新 8.3. アナログ・パラメーター設定リスト 8.4. レシーバーの一般的なアナログ設定 8.5. レシーバーのアナログ・イコライゼーション設定 8.6. トランスミッタの一般的なアナログ設定 8.7. トランスミッタ・プリエンファシスのアナログ設定 8.8. トランスミッタVOD の設定 8.9. 専用リファレンス・クロックの設定 8.10. 未使用のトランシーバーRX チャネルの設定
8.4. レシーバーの一般的なアナログ設定 x
8.4.1. XCVR_A10_RX_LINK 8.4.2. XCVR_A10_RX_TERM_SEL 8.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX
8.5. レシーバーのアナログ・イコライゼーション設定 x
8.5.1. CTLE の設定 8.5.2. VGA の設定 8.5.3. デシジョン・フィードバック・イコライザー (DFE) の設定
8.5.1. CTLE の設定 x
8.5.1.1. XCVR_A10_RX_ONE_STAGE_ENABLE 8.5.1.2. XCVR_A10_RX_EQ_DC_GAIN_TRIM 8.5.1.3. XCVR_A10_RX_ADP_CTLE_ACGAIN_4S 8.5.1.4. XCVR_A10_RX_ADP_CTLE_EQZ_1S_SEL
8.5.2. VGA の設定 x
8.5.2.1. XCVR_A10_RX_ADP_VGA_SEL
8.5.3. デシジョン・フィードバック・イコライザー (DFE) の設定 x
8.5.3.1. XCVR_A10_RX_ADP_DFE_FXTAP
8.6. トランスミッタの一般的なアナログ設定 x
8.6.1. XCVR_A10_TX_LINK 8.6.2. XCVR_A10_TX_TERM_SEL 8.6.3. XCVR_A10_TX_COMPENSATION_EN 8.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX 8.6.5. XCVR_A10_TX_SLEW_RATE_CTRL
8.7. トランスミッタ・プリエンファシスのアナログ設定 x
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T 8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T 8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP 8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP 8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T 8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T 8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP 8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
8.8. トランスミッタVOD の設定 x
8.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL
8.9. 専用リファレンス・クロックの設定 x
8.9.1. XCVR_A10_REFCLK_TERM_TRISTATE 8.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE
9. 現行リリースの資料改訂履歴 x
9.1. 以前のリリースの資料改訂履歴
1. Arria® 10 トランシーバーPHY の概要
2. Arria 10 トランシーバーへのプロトコルの実装
3. PLL およびクロック・ネットワーク
4. トランシーバー・チャネルのリセット
5. Arria 10 トランシーバーPHY のアーキテクチャー
6. リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション
7. キャリブレーション
8. アナログ・パラメーター設定
9. 現行リリースの資料改訂履歴

2.6.4.7.1. レジスターの定義

Avalon-MM マスター・インターフェイス信号はコントロールおよびステータスレジスターへのアクセスを提供します。

以下の表に、Avalon-MM インターフェイスを介してアクセスすることができるコントロールおよびステータスレジスターを示します。単独のアドレス空間ですべてのレジスターにアクセスすることができます。

注: 特に記述がない限り、すべてのレジスターのデフォルト値は0 です。
注: 指定されていないレジスターに書き込みをしないでください。
表 144.  1G/10GbE レジスターの定義
ワードアドレス ビット 読出 (R) /書込 (W) レジスター名 説明
0x4B0 0 RW Reset SEQ 1 にセットされると、10GBASE-KRシーケンサー (自動レート検出ロジック) をリセットし、PCS リコンフィグレーションを開始し、また、オート・ネゴシエーション (AN) とリンク・トレーニング (LT) が有効 (10GBASE-KR モード) にされている場合にはAN かLT またはその両方を再開します。SEQ Force Mode[2:0]がこれらのモードを強制します。このリセットはセルフクリアします。
1 RW Disable AN Timer AN 無効タイマーです。無効にされた (Disable AN Timer = 1) 場合には、AN は動かなくなり、リンクパートナーがこの機能を含んでいない場合には、ABILITY_DETECT 機能を削除するためにソフトウェアのサポートが必要になります。さらに、リンクがACKNOWLEDGE_DETECT ステートから動かなくなった場合には、ソフトウェアはリンクをループバック・モードから出さなければならなくなります。このタイマーを有効にするにはDisable AN Timer = 0 にセットします。
2 RW Disable LF Timer 1 にセットされると、リンク障害タイマーを無効にします。0 にセットされると、リンク障害タイマーが有効にされます。
3 RW fail_lt_if_ber 1 にセットされると、最後のLT 測定がゼロ以外の数です。不成功時の動作として扱います。0＝正常です。
7:4 RW SEQ Force Mode[2:0]

0x4B0[7:4]ビットの変更 (強制) により必要なデータモードへ切り替える際に、「強制しない」のモード (0x4B0[7:4] = 4'b0000) 以外では、Reset SEQ (0x4B0[0]) に1 を書き込む必要があります。以下のエンコードが定義されています。

  • 0000：強制しない
  • 0001：GbE
  • 0010：XAUI
  • 0100：10GBASE-R
  • 0101：10GBASE-KR
  • 1100：10GBASE-KR FEC
8 RW Enable Arria 10 Calibration 1 にセットされると、PCS ダイナミック・リコンフィグレーションの一部としてのArria 10 HSSI のリコンフィグレーション・キャリブレーションを有効にします。0 は、PCS をリコンフィグレーションする際のキャリブレーションをスキップします。
16 RW KR FEC enable 171.0 1 にセットされると、FEC が有効にされます。0 にセットされると、FEC が無効にされます。CAPABLE_FEC パラメーター値へとリセットします。
17 RW KR FEC enable err ind 171.1 1 にセットされると、KR PHY FEC デコードエラーがPCS に通知されます。0 にセットされると、FEC エラーはPCS に通知されません。詳しくはIEEE 802.3ap-2007 の74.8.3 項を参照してください。
18 RW KR FEC request 1 にセットされると、FEC 要求を有効にします。このビットを変更する際に、新しい値で再ネゴシエーションするためにReset SEQ (0x4B0[0]) をアサートする必要があります。0 にセットされると、FEC 要求を無効にします。
0x4B1 0 R SEQ Link Ready アサートされると、シーケンサーがリンクの準備ができていることを示します。
1 R SEQ AN timeout アサートされると、シーケンサーのAN がタイムアウトしています。シーケンサーがAN を再開すると、このビットはラッチされ、リセットされます。
2 R SEQ LT timeout セットされると、シーケンサーがタイムアウトしていることを示します。
13:8 R SEQ Reconfig Mode[5:0] PCS リコンフィグレーションのためのシーケンサーのモードを指定します。以下のモードが定義されています。
  • ビット8、モード[0]：AN モード
  • ビット9、モード[1]：LT モード
  • ビット10、モード[2]：10G データモード
  • ビット11、モード[3]：GbE データモード
  • ビット12、モード[4]：XAUI のために予約
  • ビット13、モード[5]：10G FEC モード
16 R KR FEC ability 170.0 1 にセットされると、10GBASE-KR PHY がFEC をサポートすることを示します。SYNTH_FEC パラメーターとしてセットします。詳しくはIEEE 802.3ap-2007 の45.2.1.84 項を参照してください。
17 R KR FEC err ind ability 170.0 1 にセットされると、10GBASE-KR PHY がFEC デコードエラーをPCS にレポートできることを示します。詳しくはIEEE 802.3ap-2007 の74.8.3 項を参照してください。
0x4B2 0:10 RW 予約済み —
11 RWSC KR FEC TX Error Insert 1 を書き込むと、トランスコーダとバーストエラー設定に基づいてTX FEC へ1 エラーパルスを挿入します。
31:15 RWSC 予約済み —
0x4B5 ～ 0x4BF     40G KR 用に予約 40G MAC + PHY KR ソリューションとのアドレス互換性のために意図的に空のままにしておきます。
0x4C0 35 0 RW AN enable 1 にセットされると、AN 機能を有効にします。デフォルト値は1 です。詳しくはIEEE 802.3ap-2007 の73.8 項Management Register Requirements でビット7.0.12 を参照してください。
1 RW AN base pages ctrl 1 にセットされると、ユーザー・ベース・ページが有効にされます。ユーザー・ベース・ページのLow/High ビットを介して任意のデータを送信することができます。0 にセットされると、ユーザー・ベース・ページが無効にされ、ステートマシンが送信用のベースページを生成します。
2 RW AN next pages ctrl 1 にセットされると、ユーザー・ネクスト・ページが有効にされます。ユーザー・ネクスト・ページのLow/High ビットを介して任意のデータを送信することができます。0 にセットされると、ユーザー・ネクスト・ページが無効にされ、ステートマシンが送信用のネクストページとしてNULL メッセージを生成します。
3 RW Local device remote fault 1 にセットされると、ローカルデバイスはAN のページ内のRemote Fault を通知します。0 にセットされると、障害は発生していません。
4 RW Force TX nonce value 1 にセットされると、TX Nonce 値を強制してUNH テストモードをサポートします。0 にセットされると正常動作です。
5 RW Override AN Parameters Enable 1 にセットされるとAN_TECH、AN_FEC、AN_PAUSE パラメーターを無効にし、代わりに0xC3 にあるビットを使用します。リコンフィグレーションするためにシーケンサーをリセットし、AN モードで再開する必要があります。0 にセットされると正常動作であり、0xB0 のビット0 と0xC3 のビット[30:16]で使用されます。
0x4C1 0 RW Reset AN 1 にセットされると、すべての10GBASE-KR AN ステートマシンをリセットします。このビットはセルフクリアします。
4 RW Restart AN TX SM 1 にセットされると、10GBASE-KR TX ステートマシンを再開します。このビットはセルフクリアし、また、このビットはTX ステートマシンがAN ステートである際にのみアクティブです。詳しくはIEEE 802.3ap-2007 の73.8 項Management Register Requirements でビット7.0.9 を参照してください。
8 RW AN Next Page アサートされると、新しいネクストページ (NP) Info を送信する準備ができています。このデータはXNP TX レジスターにあります。0 であれば、TX インターフェイスはNULL ページを送信します。このビットはセルフクリアします。NP はLink Codeword のビットD15 でエンコードされます。詳しくは、IEEE 802.3ap-2007 の73.6.9 項および45.2.7.6 項のビット7.16.15 を参照してください。
0x4C2 1 RO AN page received 1 にセットされると、ページが受信されています。0 であれば、ページが受信されていません。レジスターが読み出されると、現在の値はクリアされます。詳しくはIEEE 802.3ap-2007 の73.8 項でビット7.1.6 を参照してください。
2 RO AN Complete アサートされると、AN が完了しています。0 であれば、AN が進行中です。詳しくはIEEE 802.3ap-2007 の73.8 項でビット7.1.5 を参照してください。
3 RO AN ADV Remote Fault 1 にセットされると、障害情報がリンクパートナーに送信されています。0 であれば、障害が発生していません。レジスターが読み出されると、現在の値はクリアされます。RF (Remote Fault) は、ベースLink Codeword のビットD13 にエンコードされます。詳しくはIEEE 802.3ap-2007 の73.6.7 でビット7.16.13 を参照してください。
4 RO AN RX SM Idle 1 にセットされると、AN ステートマシンはアイドル状態です。受信データは73 項に適合していません。0 であれば、AN が進行中です。
5 RO AN Ability 1 にセットされると、トランシーバーPHY がAN を行うことができます。0 にセットされると、トランシーバーPHY はAN を行うことができません。バリアントにAN が含まれている場合、このビットは1 に固定されます。詳しくはIEEE 802.3ap-2007 の45 項で7.1.3 と7.48.0 を参照してください。
6 RO AN Status 1 にセットされると、リンクはUP です。0 であれば、リンクはDOWN です。レジスターが読み出されると、現在の値はクリアされます。詳しくはIEEE 802.3ap-2007 の45 項で7.1.2 を参照してください。
7 RO LP AN Ability 1 にセットされると、リンクパートナーがAN を行うことができます。0 であれば、リンクパートナーがAN を行うことができません。詳しくはIEEE 802.3ap-2007 の45 項で7.1.0 を参照してください。
8 RO FEC negotiated – enable FEC from SEQ 1 にセットされると、PHY はFEC を行うためにネゴシエーションされます。0 にセットされると、PHY はFEC を行うためのネゴシエーションをされません。
0x4C2 9 RO Seq AN Failure 1 にセットされると、シーケンサーのAN の失敗が検出されています。0 にセットされると、AN の失敗は検出されていません。
17:12 RO KR AN Link Ready[5:0] 73.10.1 に記載されているようにサポートされるリンク用に、an_receive_idle = true とリンク・ステータスのワンホット・エンコーディングを提供します。以下のエンコーディングが定義されています。
  • 6'b000000：1000BASE-KX
  • 6'b000001：10GBASE-KX4
  • 6'b000100：10GBASE-KR
  • 6'b001000：40GBASE-KR4
  • 6'b010000：40GBASE-CR4
  • 6'b100000：100GBASE-CR10
0x4C3 15:0 RW User base page low AN TX ステートマシンは、AN ベースページのctrl ビットがセットされた場合にこれらのビットを使用します。以下のビットが定義されています。
  • [15]：ネクスト・ページビット
  • [14]：SM に制御されるACK
  • [13]：Remote Fault ビット
  • [12:10]：ポーズビット
  • [9:5]：ステートマシンによりセットされるEchoed Nonce
  • [4:0]：セレクター
オート・ジェネレーションTX ステートマシンはPRBS ビット49 を生成します。
21:16 RW Override AN_TECH[5:0] 現在の値を上書きするAN_TECH 値です。以下のビットが定義されています。
  • ビット16 = AN_TECH[0] = 1000BASE-KX
  • ビット18 = AN_TECH[2] = 10GBASE-KR
有効にするには0x4C0 ビット5 をセットする必要があります。
25:24 RW Override AN_FEC[1:0] 現在の値を上書きするAN_FEC 値です。以下のビットが定義されています。
  • ビット24 = AN_FEC[0] = 機能
  • ビット25 = AN_FEC[1] = 要求
有効にするには0xC0 ビット5 をセットする必要があります。
30:28 RW Override AN_PAUSE[2:0] 現在の値を上書きするAN_PAUSE 値です。以下のビットが定義されています。
  • ビット28 = AN_ PAUSE[0] = ポーズ機能
  • ビット29 = AN_ PAUSE[1] = 非対称方向
  • ビット30 = AN_ PAUSE[2] = 予約
有効にするには0x4C0 ビット5 をセットする必要があります。
0x4C4 31:0 RW User base page high AN TX ステートマシンは、AN ベースページのctrl ビットがセットされた場合にこれらのビットを使用します。以下のビットが定義されています。
  • [29:5]：Technology Ability であるページビット45:21 に対応する
  • [4:0]：TX Nonce ビットであるビット20:16 に対応する
AN TX ステートマシンはPRBS ビット49 を生成します。
0x4C5 15:0 RW User Next page low AN TX ステートマシンは、AN ネクストページのctrl ビットがセットされた場合にこれらのビットを使用します。以下のビットが定義されています。
  • [15]：ネクスト・ページビット
  • [14]：ステートマシンに制御されるACK
  • [13]：MP (Message Page) ビット
  • [12]：ACK2 ビット
  • [11]：トグルビット
詳しくはIEEE 802.3ap-2007 の73.7.7.1 項Next Page encodings を参照してください。PRBS ビットのビット49 はAN TX ステートマシンにより生成されます。
0x4C6 31:0 RW User Next page high AN TX ステートマシンは、AN ネクストページのctrl ビットがセットされた場合にこれらのビットを使用します。ビット[31:0]はページビット[47:16]に対応します。PRBS ビットのビット49 はAN TX ステートマシンにより生成されます。
0x4C7 15:0 RO LP base page low AN RX ステートマシンは、リンクパートナーからこれらのビットを受け取ります。以下のビットが定義されています。
  • [15]：ネクスト・ページビット
  • [14]：ステートマシンに制御されるACK
  • [13]：RF ビット
  • [12:10]：ポーズビット
  • [9:5]：ステートマシンによりセットされるEchoed Nonce
  • [4:0]：セレクター
0x4C8 31:0 RO LP base page high AN RX ステートマシンは、リンクパートナーからこれらのビットを受け取ります。以下のビットが定義されています。
  • [31:30]：予約
  • [29:5]：Technology Ability であるページビット[45:21]に対応する
  • [4:0]：TX Nonce ビットであるビット[20:16]に対応する
0x4C9 15:0 RO LP Next page low AN RX ステートマシンは、リンクパートナーからこれらのビットを受け取ります。以下のビットが定義されています。
  • [15]：ネクスト・ページビット
  • [14]：ステートマシンに制御されるACK
  • [13]：MP ビット
  • [12]：ACK2 ビット
  • [11]：トグルビット
詳しくは、IEEE 802.3ap-2007 の73.7.7.1 項Next Page encodings を参照してください。
0x4CA 31:0 RO LP Next page high AN RX ステートマシンは、リンクパートナーからこれらのビットを受け取ります。ビット[31:0]はページビット[47:16]に対応します。
0x4CB 24:0 RO AN LP ADV Tech_A[24:0] 73 項Auto-Negotiation のTechnology Ability フィールドビットを受け取ります。10GBASE-KR PHY は、A0 とA2 をサポートしています。以下のプロトコルが定義されています。
  • A0 1000BASE-KX
  • A1 10GBASE-KX4
  • A2 10GBASE-KR
  • A3 40GBASE-KR4
  • A4 40GBASE-CR4
  • A5 100GBASE-CR10
  • A24:6 は予約
詳しくはIEEE 802.3ap-2007 の73.6.4 項および45 項のAN LP base page ability registers の (7.19～7.21) を参照してください。
26:25 RO AN LP ADV FEC_F[1:0] 受け取ったFEC 機能ビット (F0:F1) はベースLink Codeword のビットD46:D47 にエンコードされます。F0 はFEC 機能です。F1 はFEC 要求です。詳しくはIEEE 802.3ap-2007 の73.6.5 項を参照してください。
27 RO AN LP ADV Remote Fault 受信したRF (Remote Fault) 機能ビットです。RF は、73 項AN にあるベースLink Codeword のビットD13 にエンコードされます。詳しくはIEEE 802.3ap-2007 の73.6.7 項および45 項のAN LP base page ability registers の (7.19～7.21) を参照してください。
30:28 RO AN LP ADV Pause Ability_C[2:0] 受信したポーズ機能ビットです。ポーズ (C0:C1) は、以下に示すように73 項AN にあるベースLink Codeword のビットD11：D10 にエンコードされます。
  • Annex 28B で定義されているように、C0 はPAUSE と同じ
  • Annex 28B で定義されているように、C1 はASM_DIR と同じ
  • C2 は予約
詳しくはIEEE 802.3ap‑2007 の45 項でAN LP base page ability registers のbit (7.19～7.21) を参照してください。
0x4D0 0 RW Link Training enable 1 であれば、10GBASE-KR スタートアップ・プロトコルを有効にします。0 であれば、10GBASE-KR スタートアップ・プロトコルを無効にします。デフォルト値は1 です。詳しくはIEEE 802.3ap‑2007 の72.6.10.3.1 項および10GBASE-KR PMD control register bit (1.150.1) を参照してください。
1 RW dis_max_wait_tmr 1 にセットされると、LT max_wait_timer を無効にします。ビットエラー・レート (BER) タイマー値をより長く設定した際の特性評価モード用に使用します。
2 RW quick_mode 1 にセットされると、init およびプリセット値のみで最良のBER を計算します。
3 RW pass_one 1 にセットされると、最も低いBER を探る際に、BER アルゴリズムは最初の極小値を超えて検討します。デフォルト値は1 です。
7:4 RW main_step_cnt [3:0] 各メインタップの更新のためのイコライゼーション・ステップの数を指定します。内部アルゴリズムがテストをするための約20 の設定があります。有効範囲は1～15です。デフォルト値は4'b0010 です。
11:8 RW prpo_step_cnt [3:0] 各プリタップとポストタップの更新のためのイコライゼーション・ステップの数を指定します。16 ～ 31 ステップから指定可能です。デフォルト値は4'b0001 です。
0x4D0 14:12 RW equal_cnt [2:0]

エラーカウントにヒステリシスを付加して極小値を回避します。以下の値が定義されています。

  • 000 = 0
  • 001 = 1
  • 010 = 2
  • 011 = 3
  • 100 = 4
  • 101 = 8
  • 110 = 16
  • 111 =予約
デフォルト値は010 です。
15 RW disable Initialize PMA on max_wait_timeout 1 にセットされると、PMA 値 (VOD、プリタップ、ポストタップ) がTraining_Failure ステートに入る際に初期化されません。これはmax_wait_timer_done がtraining_failure = true (reg 0xD2 bit 3) をセットした際に発生します。UNH (University of New Hampshire) テストに使用します。0 にセットされると、PMA 値がTraining_Failure ステートに入る際に初期化されます。詳しくはIEEE 802.3ap-2007 の図72-5 を参照してください。
16 RW Ovride LP Coef enable 1 にセットされると、リンクパートナーのイコライゼーション係数を上書きします。ソフトウェアは、リンクパートナーのTX イコライザーの係数に送信された更新コマンドを変更します。0 にセットされると、リンクパートナーの係数を決定するためにリンク・トレーニング・ロジックを使用します。0x4D1 ビット4 と0x4D4 ビット[7:0]と併せて使用します。
17 RW Ovride Local RX Coef enable 1 にセットされると、ローカルデバイス・イコライゼーション係数生成プロトコルを上書きします。セットされた際に、ソフトウェアがローカルTX イコライザーの係数を変更します。0 にセットされると、ローカルデバイスの係数を決定するために、リンクパートナーから受け取った更新コマンドを使用します。0x4D1 ビット8 および0x4D4 ビット[23:16]と併せて使用します。デフォルト値は1 です。
0x4D0 22 RW adp_ctle_mode 予約。デフォルト= 000
28:24 RW Manual ctle 予約
31:29 RW max_post_step[2:0] 予約
0x4D1 0 RW Restart Link training 1 にセットされると、10GBASE-KR スタートアップ・プロトコルをリセットします。0 にセットされると、通常の動作を継続します。このビットはセルフクリアします。詳しくは、IEEE 802.3ap-2007 の72.6.10.3.1 項に定義されているstate variable のmr_restart_training および、10GBASE-KR PMD control register のbit (1.150.0) を参照してください。
4 RW Updated TX Coef new 1 にセットされると、送信可能な新しいリンクパートナー係数があります。LT ロジックはリモートデバイスに0x4D4 ビット[7:0]に設定された新しい値の送信を開始します。0 にセットされると、通常の動作を継続します。このビットはセルフクリアされます。0x4D0 ビット16 でこの上書きを有効にする必要があります。
8 RW Updated RX coef new 1 にセットされると、新しいローカルデバイス係数が使用できます。LT ロジックは、ローカルTX イコライザー係数を0x4D4 ビット[23:16]で指定されたものに変更します。0 にセットされると、通常の動作を継続します。このビットはセルフクリアされます。0x4D0 ビット17 でこの上書きを有効にする必要があります。
0x4D2 0 RO Link Trained - Receiver status 1 にセットされると、レシーバーはトレーニングされており、データを受信する準備ができています。0 にセットされると、レシーバーのトレーニングは進行中です。詳しくはIEEE 802.3ap-2007 の72.6.10.3.1 項で定義されているstate variable のrx_trained、および10GBASE-KR PMD control register、10GBASE_KR PMD status register のbit (1.151.0) を参照してください。
1 RO Link Training Frame lock 1 にセットされると、トレーニングのフレーム境界は検出されています。0 にセットされると、トレーニングのフレーム境界は検出されていません。詳しくはIEEE 802.3ap-2007 の72.6.10.3.1 項で定義されているstate variable のframe_lock、および10GBASE_KR PMD status register のbit (1.151.1) を参照してください。
2 RO Link Training Start-up protocol status 1 にセットされると、スタートアップ・プロトコルは進行中です。0 にセットされると、スタートアップ・プロトコルが完了しています。詳しくはIEEE 802.3ap-2007 の72.6.10.3.1 項で定義されているstate のtraining、および10GBASE_KR PMD status register のbit (1.151.2) を参照してください。
3 RO Link Training failure 1 にセットされると、トレーニングの失敗が検出されています。0 にセットされると、トレーニングの失敗は検出されていません。詳しくはIEEE 802.3ap-2007 の72.6.10.3.1 項で定義されているstate variable のtraining_failure、および10GBASE_KR PMD status register のbit (1.151.3) を参照してください。
4 RO Link Training Error 1 にセットされると、リンク・トレーニング中に過度のエラーが発生しています。0 にセットされると、BER は許容範囲内です。
5 RO Link Training Frame lock Error 1 にセットされると、リンク・トレーニング中にフレームロックが失われたことを示します。0x4D5 フィールドで指定されたタップ設定が初期パラメーター値と同じであれば、フレームロック・エラーは回復不能です。
6 RO RXEQ Frame Lock Loss フレームロックがRXEQ 中のある時点で検出されておらず、条件付RXEQ モードをトリガーする可能性があります。
7 RO CTLE Fine-grained Tuning Error 精密なチューニング・モードの各ステップでの最大BER 制限により、最良のCTLE が決定できません。
0x4D3 9:0 RW ber_time_frames イコライゼーション設定の各ステップでのリンクのビットエラーを検査するトレーニング・フレームの数を指定します。ber_time_k_frames が0 である際にのみ使用します。以下の値が定義されています。
  • 2 の値は約103 バイト
  • 20 の値は約104 バイト
  • 200 の値は約105 バイト
シミュレーションではデフォルト値は 2'b11 です。ハードウェアではデフォルト値は0 です。
19:10 RW ber_time_k_frames イコライゼーション設定の各ステップでのリンクのビットエラーを検査する何千ものトレーニング・フレームの数を指定します。以下の値に対応させるために、time/bits をber_time_m_frames = 0 にセットします。
  • 3 の値は約107 ビット＝約1.3 ms
  • 25 の値は約108 ビット＝約11 ms
  • 250 の値は約109 ビット＝約110 ms
シミュレーションではデフォルト値は0 です。ハードウェアではデフォルト値は0x415 です。
29:20 RW ber_time_m_frames イコライゼーション設定の各ステップでのリンクのビットエラーを検査する数百万のトレーニング・フレームの数を指定します。以下の値に対応させるために、time/bits をber_time_k_frames = 4'd1000 = 0x43E8 にセットします。
  • 3 の値は約1010 ビット＝約1.3 秒
  • 25 の値は約1011 ビット＝約11 秒
  • 250 の値は約1012 ビット＝約110 秒
0x4D4 5:0 RO またはRW LD coefficient update[5:0] ローカルデバイスのコントロール・チャネルから送信されたトレーニング・フレームの最初の16 ビット・ワードの内容を反映します。通常、このレジスターのビットは読み出し専用です。しかし、Ovride Coef enable コントロール・ビットを設定してトレーニングを上書きする場合に、これらのビットは書き込み可能になります。以下のフィールドが定義されています。
  • [5: 4]：係数 (+1) 更新
    • 2'b11：予約
    • 2'b01：インクリメント
    • 2'b10：デクリメント
    • 2'b00：ホールド
  • [3:2]：係数 (0) 更新 ([5:4]と同じエンコーディング)
  • [1:0]：係数 (-1) 更新 ([5:4]と同じエンコーディング)
詳しくはIEEE 802.3ap-2007 の45.2.1.80.3 項で10G BASE-KR LD coefficient update register のbit (1.154.5:0) を参照してください。
6 RO またはRW LD Initialize Coefficients 1 にセットされると、TX イコライザーをINITIALIZE ステートにコンフィグレーションするためにリンクパートナー係数をセットするよう要求します。0 にセットされると、通常の動作を継続します。詳しくは、IEEE 802.3ap-2007 の45.2.1.80.3 項の10G BASE-KR LD coefficient update register bits (1.154.12) 、および72.6.10.2.3.2 項を参照してください。
7 RO またはRW LD Preset Coefficients 1 にセットされると、イコライゼーションがオフにされるステートにリンクパートナー係数をセットするよう要求します。0 にセットされると、リンクは通常どおり動作します。詳しくは、IEEE 802.3ap-2007 の45.2.1.80.3 項の10GBASE-KR LD coefficient update register のbit (1.154.13) 、および72.6.10.2.3.2 項を参照してください。
13:8 RO LD coefficient status[5:0] ローカルデバイスのコントロール・チャネルから直前に送信されたトレーニング・フレームの2 番目である16 ビット・ワードの内容のためのステータス・レポート・レジスターです。以下のフィールドが定義されています。
  • [5:4]：係数 (ポストタップ)
    • 2'b11：最大
    • 2'b01：最小
    • 2'b10：更新済み
    • 2'b00：未更新
  • [3:2]：係数 (0) ([5:4]と同じエンコーディング)
  • [1:0]：係数 (プリタップ) ([5:4]と同じエンコーディング)
詳しくはIEEE 802.3ap-2007 の45.2.1.81 項の10GBASE-KR LD status report register のbit (1.155.5:0) を参照してください。
0x4D4 14 RO Link Training ready - LD Receiver ready 1 にセットされると、ローカルデバイスのレシーバーが、トレーニングが完了しておりデータを受信する準備ができていると判断しています。0 にセットされると、ローカルデバイスのレシーバーが、トレーニングの継続を要求しています。レシーバー・レディビットの値は、72.6.10.2.4.4 項で定義されています。詳しくはIEEE 802.3ap-2007 の45.2.1.81 で10G BASE-KR LD status report register のbit (1.155.15) を参照してください。
21:16 RO またはRW LP coefficient update[5:0] コントロール・チャネルから直前に受信したトレーニング・フレームの最初の16 ビット・ワードの内容を反映します。

通常、このレジスターのビットは読み出し専用です。しかし、KR トレーニング・イネーブル・コントロール・ビットをLow に設定してトレーニングを無効にした場合に、これらのビットは書き込み可能になります。以下のフィールドが定義されています。

  • [5: 4]：係数 (+1) 更新
    • 2'b11：予約
    • 2'b01：インクリメント
    • 2'b10：デクリメント
    • 2'b00：ホールド
  • [3:2]：係数 (0) 更新 ([5:4]と同じエンコーディング)
  • [1:0]：係数 (-1) 更新 ([5:4]と同じエンコーディング)

詳しくはIEEE 802.3ap-2007 の45.2.1.78.3 項で10GBASE-KR LP coefficient update register のbit (1.152.5:0) を参照してください。

22 RO またはRW LP Initialize Coefficients 1 にセットされると、ローカルデバイス送信イコライザー係数がINITIALIZE ステートにセットされます。0 にセットされると、通常の動作を継続します。初期化ビットの機能と値は72.6.10.2.3.2 項で定義されています。詳しくはIEEE 802.3ap-2007 の45.2.1.78.3 項で10GBASE-KR LP coefficient update register のbit (1.152.12) を参照してください。
0x4D4 23 RO またはRW LP Preset Coefficients 1 にセットされると、ローカルデバイスTX 係数はイコライゼーションがオフにされた状態にセットされます。プリセット係数が使用されます。0 にセットされると、ローカルデバイスは通常どおり動作します。プリセットビットの機能と値は72.6.10.2.3.1 項で定義されています。初期化ビットの機能と値は72.6.10.2.3.2 項で定義されています。詳しくはIEEE 802.3ap-2007 の45.2.1.78.3 項で10GBASE-KR LP coefficient update register のbit (1.152.13) を参照してください。
29:24 RO LP coefficient status[5:0] ステータス・レポート・レジスターは、コントロール・チャネルから直前に受信したトレーニング・フレームの2 番目である16 ビット・ワードの内容を反映します。以下のフィールドが定義されています。
  • [5:4]：係数 (+1)
    • 2'b11：最大
    • 2'b01：最小
    • 2'b10：更新済み
    • 2'b00：未更新
  • [3:2]：係数 (0) ([5:4]と同じエンコーディング)
  • n[1:0]：係数 (-1) ([5:4]と同じエンコーディング)
詳しくはIEEE 802.3ap-2007 の45.2.1.79 項で10GBASE-KR LP status report register のbit (1.153.5:0) を参照してください。
30 RO LP Receiver ready 1 にセットされると、リンクパートナーのレシーバーが、トレーニングが完了しておりデータを受信する準備ができていると判断しています。0 にセットされると、リンクパートナーのレシーバーが、トレーニングの継続を要求しています。

レシーバー・レディビットの値は、72.6.10.2.4.4 項で定義されています。詳しくはIEEE 802.3ap-2007 の45.2.1.79 項で10GBASE-KR LP status report register のbit (1.153.15) を参照してください。

0x4D5 4:0 R LT VOD setting LT が指定した最新のVOD 設定を格納します。VOD を微調整するためにリンクパートナーのコマンドを反映します。
13:8 R LT Post-tap setting LT が指定した最新のポストタップ設定を格納します。TX プリエンファシス・タップを微調整するためにリンクパートナーのコマンドを反映します。
20:16 R LT Pre-tap setting LT が指定した最新のプリタップ設定を格納します。TX プリエンファシス・タップを微調整するためにリンクパートナーのコマンドを反映します。
0x4D5 27:24 R RXEQ CTLE Setting RX イコライゼーション中にreconfig bundle へ送信した最新のctle_rc 設定です。
29:28 R RXEQ CTLE Mode RX イコライゼーション中にreconfig bundle へ送信した最新のctle_mode 設定です。
31:30 R RXEQ DFE Mode RX イコライゼーション中にreconfig bundle へ送信した最新のdfe_mode 設定です。
0x4D6 4:0 RW LT VODMAX ovrd VMAXRULE パラメーターを上書きする値です。有効にすると、VMAXRULE にこの値が置き換えられることにより、デバイス設定をチャネル毎に上書きすることができます。チャネルで指定されたローカルデバイスTX 出力にのみ効力を持ちます。

正常に動作するために、この値はINITMAINVAL パラメーターを超えている必要があります。この値はPREMAINVAL パラメーターの値も上書きすることに注意が必要です。

5 RW LT VODMAX ovrd Enable 1 にセットされると、LT VODMAX ovrd レジスターフィールドに格納されているVMAXRULE パラメーター用の上書き値を有効にします。
12:8 RW LT VODMin ovrd VODMINRULE パラメーターの値を上書きします。有効にするとこの値が置き換えられ、VMINRULE のデバイス設定のチャネル毎の上書きを可能にします。この上書きはこのチャネルのローカルデバイスTX 出力にのみ効力を持ちます。

正常に動作するために、置き換えられる値はINITMAINVAL パラメーター未満であり、かつVMINRULE パラメーターを超えている必要があります。

13 RW LT VODMin ovrd Enable 1 にセットされると、LT VODMin ovrd レジスターフィールドに格納されているVODMINRULE パラメーター用の上書き値を有効にします。
21:16 RW LT VPOST ovrd VPOSTRULE パラメーターを上書きする値です。有効にすると、VPOSTRULE にこの値が置き換えられることにより、デバイス設定をチャネル毎に上書きすることができます。この上書きはこのチャネルのローカルデバイスTX 出力にのみ効力を持ちます。

正常に動作するために、置き換えられる値はINITPOSTVAL パラメーターを超えている必要があります。

22 RW LT VPOST ovrd Enable 1 にセットされると、LT VPOST ovrd レジスターフィールドに格納されているVPOSTRULE パラメーター用の上書き値を有効にします。
28:24 RW LT VPre ovrd VPRERULE パラメーターを上書きする値です。有効にすると、VPOSTRULE にこの値が置き換えられることにより、デバイス設定をチャネル毎に上書きすることができます。この上書きはこのチャネルのローカルデバイスTX 出力にのみ効力を持ちます。

正常に動作するために、値がINITPREVAL パラメーターを超えている必要があります。

29 RW LT VPre ovrd Enable 1 にセットされると、LT VPre ovrd レジスターフィールドに格納されているVPRERULE パラメーター用の上書き値を有効にします。
0x4D6～0x4FF     40G KR 用に予約 40G MAC + PHY KR ソリューションとのアドレス互換性のために空のままにしておきます。
関連情報
35 これらのレジスターのビットは、10GBASE-KR モードにのみ適用されます。
レベル 2 の表題