2.7.7. ATX PLL IP コアのPIPE 向けパラメーター設定

インテル® Arria® 10 トランシーバーPHY ユーザーガイド

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ID 683617

日付 4/20/2017

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2.7.7. ATX PLL IP コアのPIPE 向けパラメーター設定

表 186. Arria 10 ATX PLL IP コアのPIPE Gen1、Gen2、Gen3 モードでのパラメーターこの項にはこのプロトコル向けの推奨パラメーター値を掲載しています。パラメーター値の範囲全体については、*Arria 10 のトランシーバー・ネイティブPHY IP コアの使用*を参照してください。
パラメーター	Gen1 PIPE	Gen2 PIPE	Gen3 PIPE (Gen3 スピード向け)
PLL
General
Message level for rule violations	Error	Error	Error
Protocol Mode	PCIe* Gen 1	PCIe Gen 2	PCIe Gen 3
Bandwidth	low、medium、high	low、medium、high	low、medium、high
Number of PLL reference clocks	1	1	1
Selected reference clock source	0	0	0
Ports
Primary PLL clock output buffer	GX clock output buffer	GX clock output buffer	GX clock output buffer
Enable PLL GX clock output port	Enable	Enable	Enable
Enable PLL GT clock output port	Disable	Disable	Disable
Enable PCIe clock output port pll_pcie_clk	Enable	Enable	Disable (fPLL からのpll_pcie_clk output ポートを使用してhclk を駆動)
Enable ATX to fPLL cascade clock output port	Disable	Disable	Disable
Output Frequency
PLL output frequency	1250MHz	2500MHz	4000MHz
PLL output datarate	2500Mbps	5000Mbps	8000 Mbps
Enable fractional mode	Disable	Disable	Disable
PLL integer reference clock frequency	100 MHz、125 MHz	100 MHz、125 MHz	100 MHz、125 MHz
Configure counters Manually	Disable	Disable	Disable
Multiple factor (M counter)	N/A	N/A	N/A
Divide factor (N counter)	N/A	N/A	N/A
Divide factor (L counter)	N/A	N/A	N/A
Master Clock Generation Block
MCGB
Include master clock generation block	x1 では無効に x2、x4、x8 では有効に	x1 では無効に x2、x4、x8 では有効に	x1 では無効に x2、x4、x8 では有効に
Clock division factor	x1 ではN/A x2、x4、x8 では1	x1 ではN/A x2、x4、x8 では1	x1 ではN/A x2、x4、x8 では1
Enable x6/xN non-bonded high-speed clock output port	x1 ではN/A x2、x4、x8 では無効に	x1 ではN/A x2、x4、x8 では無効に	x1 ではN/A x2、x4、x8 では無効に
Enable PCIe clock switch interface	x1 ではN/A x2、x4、x8 では無効に	x1 ではN/A x2、x4、x8 では有効に	x1 ではN/A x2、x4、x8 では有効に
Number of auxiliary MCGB clock input ports	x1 ではN/A x2、x4、x8 では0	x1 ではN/A x2、x4、x8 では0	x1 ではN/A x2、x4、x8 では1
MCGB input clock frequency	1250 MHz	2500 MHz	4000 MHz
MCGB output data rate	2500 Mbps	5000 Mbps	8000 Mbps
Bonding
Enable bonding clock output ports	x1 ではN/A x2、x4、x8 では有効に	x1 ではN/A x2、x4、x8 では有効に	x1 ではN/A x2、x4、x8 では有効に
Enable feedback compensation bonding	x1 デザインではN/A x2、x4、x8 では無効に	x1 デザインではN/A x2、x4、x8 では無効に	x1 では無効に x2、x4、x8 では無効に
PMA interface width	x1 デザインではN/A x2、x4、x8 では10	x1 デザインではN/A x2、x4、x8 では10	x1 ではN/A x2、x4、x8 では10
Dynamic Reconfiguration
Enable dynamic reconfiguration	Disable	Disable	Disable
Enable Altera Debug Master Endpoint	Disable	Disable	Disable
Separate avmm_busy from reconfig_waitrequest	N/A	N/A	N/A
Optional Reconfiguration Logic
Enable capability registers	N/A	N/A	N/A
Set user-defined IP identifier	N/A	N/A	N/A
Enable control and status registers	N/A	N/A	N/A
Configuration Files
Configuration file prefix	N/A	N/A	N/A
Generate SystemVerilog package file	N/A	N/A	N/A
Generate C Header file	N/A	N/A	N/A
Generate MIF (Memory Intialization File)	N/A	N/A	N/A
Generation Options
Generate parameter documentation file	Enable	Enable	Enable

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