3.1.2.2. ATX PLL IP コア

インテル® Arria® 10 トランシーバーPHY ユーザーガイド

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ID 683617

日付 4/20/2017

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3.1.2.2. ATX PLL IP コア

表 225. ATX PLL のコンフィグレーション・オプション、パラメーター、および設定
パラメーター	範囲	説明
Message level for rule violations	Error Warning	パラメーター・ルール違反に使用するメッセージレベルを指定します。 Error：ルール違反があればIP の生成が回避される Warning：すべてのルール違反を警告として表示し、違反がある状態でもIP の生成が実行される
Protocol mode	Basic PCIe* Gen1 PCIe Gen2 PCIe Gen3 SDI_cascade OTN_cascade UPI TX SAS TX	VCO の内部設定ルールを管理します。このパラメーターは、プリセットではありません。使用するプロトコルに応じて他のすべてのパラメーターを設定する必要があります。
Bandwidth	Low Medium High	VCO の帯域幅を指定します。帯域幅を高く設定すると、低減されたジッター除去を犠牲にして、PLL ロック時間を短縮します。
Number of PLL reference clocks	1 ～ 5	ATX PLL の入力リファレンス・クロック数を指定します。このパラメーターはデータレートのリコンフィグレーションに使用することができます。
Selected reference clock source	0 ～ 4	ATX PLL へ最初に選択されるリファレンス・クロック入力を指定します。
Primary PLL clock output buffer	GX clock output buffer GT clock output buffer	最初にアクティブになるPLL 出力を指定します。 GX が選択されている場合、「Enable PLL GX clock output port」をON にする GT が選択されている場合、「Enable PLL GT clock output port」をON にする
Enable PLL GX clock output port ⁴⁹	On/Off	×1 クロックラインを供給するGX 出力ポートをイネーブルします。 8.7 GHz 未満のPLL 出力周波数、あるいは8.7 GHz 未満の周波数にPLL をリコンフィグレーションする場合は、このパラメーターを選択する必要があります。「Primary PLL clock output buffer」でGX が選択されている場合、このポートをON にします。
Enable PCIe clock output port	On/Off	PCI Express* に使用する`pll_pcie_clk` ポートを公開します。このポートは`pipe_hclk_input` ポートに接続する必要があります。
Enable ATX to FPLL cascade clock output port	On/Off	ATX からFPLL へのカスケードクロック出力ポートをイネーブルします。
Enable fref and clklow port ⁵⁰.	On/Off	外部ロック検出器のための`fref` と`clklow` ポートをイネーブルします。
PLL output frequency	Arria® 10 デバイス・データシートを参照してください。	PLL のターゲットとする出力周波数を指定するには、このパラメーターを使用します。
PLL integer reference clock frequency	GUI を参照してください。	PLL の入力リファレンス・クロック周波数を指定します。
Multiply factor (M-Counter)	Read only OTN_cascade またはSDI_cascade については、GUI を参照してください。	M カウンターの値を表示します。 M カウンターの値を指定します (SDI_cascade またはOTN_cascade プロトコルモードでのみ)。
Divide factor (N-Counter)	Read only SDI_cascade またはOTN_cascade については、GUI を参照してください。	N カウンターの値を表示します。
Divide factor (L-Counter)	Read only	L カウンターの値を表示します。
Predivide factor (L-Cascade Predivider)	GUI を参照してください。	L カスケードのプリデバイダ値を指定します。この値は、10.46 GHz 以上のVCO 周波数に対しては2 であり、10.46 GHz 未満のVCO 周波数に対しては1 でなければなりません (SDI_cascade またはOTN_cascade プロトコルモードでのみ)。
Fractional multiply factor (K)	Read only	実際のK カウンター値を表示します。このパラメーターはフラクショナル・モードでのみ利用可能です。

表 226. ATX PLL のマスタークロック生成ブロックのパラメーターと設定
パラメーター	範囲	説明
Include Master Clock Generation Block ⁵¹	On/Off	イネーブルすると、マスターCGB がATX PLL のIP コアの一部として含まれます。 PLL 出力はマスターCGB をドライブします。
Clock division factor	1、2、4、8	ボンディング・クロックを生成する前に、マスターCGB クロック入力を分割します。
Enable x6/xN non-bonded high-speed clock output port	On/Off	x6/xN の非結合モードに使用されるマスターCGB シリアルクロック出力ポートをイネーブルします。
Enable PCIe clock switch interface	On/Off	PCIe クロック切り替え回路の制御信号をイネーブルします。PCIe クロックレートの切り替えに使用します。
Number of auxiliary MCGB clock input ports	0、1	補助入力は、PCIe Gen3 プロトコルの実装に使用します。
MCGB input clock frequency	Read only	マスターCGB の入力クロック周波数を表示します。
MCGB output data rate	Read only	マスターCGB の出力データレートを表示します。
Enable bonding clock output ports	On/Off	チャネル・ボンディングに使用されるマスターCGB の`tx_bonding_clocks` 出力ポートをイネーブルします。このオプションは、結合されたデザインに対しては、オンにする必要があります。
Enable feedback compensation bonding	On/Off	フィードバック補償ボンディング使用時に、この設定をイネーブルします。フィードバック補償ボンディングについての詳細は、本ユーザーガイドのPLL フィードバック補償ボンディングの項を参照してください。
PMA interface width	8、10、16、20、32、40、64	PMA-PCS インターフェイス幅を指定します。この値は、ネイティブPHY IP コアに選択したPMA インターフェイス幅に一致させます。ネイティブPHY IP コアのボンディング・クロックを生成するには、正しい値を選択する必要があります。

表 227. ATX PLL のダイナミック・リコンフィグレーション
パラメーター	範囲	説明
Enable reconfiguration	On/Off	PLL リコンフィグレーション・インターフェイスをイネーブルします。シミュレーション・モデルを有効にし、リコンフィグレーションに向けてAvalon に準拠するポートを追加します。
Enable Altera Debug Master Endpoint	On/Off	このオプションをオンにすると、ADME (Altera Debug Master Endpoint) がトランシーバーPLL IP コアにエンベッドされ、ダイナミック・リコンフィグレーションに向けてAvalon-MM スレーブ・インターフェイスへ内部で接続を実行します。ADME は、トランシーバーのリコンフィグレーション空間へのアクセスが可能で、システムコンソールを使用してJTAG 経由で特定のテストおよびデバッグ機能が実行可能です。詳細については、リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーションの章を参照してください。
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE	On/Off	イネーブルすると、`reconfig_waitrequest` は、PreSICE とのAVMM アービトレーションのステータスを表示しません。AVMM アービトレーション・ステータスは、ソフト・ステータス・レジスタービットに反映されます (この機能を使用するには、「Enable control and status registers feature」を有効にする必要があります)。
Enable capability registers	On/Off	ATX PLL のコンフィグレーションについてのハイレベルな情報を提供するケーパビリティー・レジスターをイネーブルします。
Set user-defined IP identifier	ユーザー定義	ケーパビリティー・レジスターがイネーブルされると`user_identifier` オフセットから読み出される、ユーザー定義の数値による識別子を設定します。
Enable control and status registers	On/Off	エンベデッド・デバッグ・ロジックを介して、PLL インターフェイスでステータス信号を読み出し、コントロール信号を書き込むためのソフトレジスターをイネーブルします。
Configuration file prefix		生成されるコンフィグレーション・ファイルのプレフィックス名を入力します。
Generate SystemVerilog package file	On/Off	PLL で使用されるすべての関連パラメーターを含むSystemVerilog のパッケージファイルを生成します。
Generate C header file	On/Off	PLL で使用されるすべての関連パラメーターを含むC ヘッダーファイルを生成します。
Enable multiple reconfiguration profiles	On/Off	格納される複数のコンフィグレーション・プロファイルをイネーブルします。
Enable embedded reconfiguration streamer	On/Off	複数の事前定義されたコンフィグレーション・プロファイル間のダイナミック・リコンフィグレーション処理を自動化するエンベデッド・リコンフィグレーション・ストリーマをイネーブルします。
Generate reduced reconfiguration files	On/Off	イネーブルすると、IP は、複数のリコンフィグレーション・プロファイル間の設定の違いのみを含むリコンフィグレーション・レポートファイルを生成します。
Number of reconfiguration profiles	1 ～ 8	リコンフィグレーション・プロファイルの数を指定します。
Store current configuration to profile	0 ～ 7	クリックしたアクションボタンに応じて変更 (保存、ロード、クリアまたはリフレッシュ) するコンフィグレーション・プロファイルを指定します。
Generate MIF (Memory Initialize File)	On/Off	現在のコンフィグレーションを含むMIF ファイルを生成します。異なるPLL コンフィグレーション間で切り替えを実行するには、このオプションをリコンフィグレーションに使用します。

表 228. ATX PLL の生成オプション
パラメーター	範囲	説明
Generate parameter documentation file	On/Off	ATX PLL IP コア・パラメーターおよび値の説明が含まれている.csv ファイルを生成します。

表 229. ATX PLL IP コアのポート
ポート	入力/出力	クロックドメイン	説明
pll_powerdown	入力	非同期	High にアサートされるとPLL をリセットします。動的にコントロールされる信号 (インテルのFPGA IP を使用する場合には、トランシーバーPHY リセット・コントローラーのpll_powerdown 出力) に接続される必要があります。
pll_refclk0	入力	N/A	リファレンス・クロック入力ポート0 です。合計で5 個のリファレンス・クロック入力ポートがあります。利用可能なリファレンス・クロックポートの数は、Number of PLL reference clocks のパラメーターに依存します。
pll_refclk1	入力	N/A	リファレンス・クロック入力ポート1 です。
pll_refclk2	入力	N/A	リファレンス・クロック入力ポート2 です。
pll_refclk3	入力	N/A	リファレンス・クロック入力ポート3 です。
pll_refclk4	入力	N/A	リファレンス・クロック入力ポート4 です。
tx_serial_clk	出力	N/A	GX チャネル向け高速シリアルクロック出力ポートです。x1 クロック・ネットワークとして機能します。
tx_serial_clk_gt	出力	N/A	GT チャネル向け高速シリアルクロック出力ポートです。GT クロック・ネットワークとして機能します。
pll_locked	出力	非同期	PLL がロックされているかどうかを示すアクティブHigh のステータス信号です。
pll_pcie_clk	出力	N/A	PCIe に使用します。⁵²
reconfig_clk0	入力	N/A	オプションのAvalon インターフェイス・クロックです。PLL リコンフィグレーションに使用します。PLL IP コアGUI でEnable Reconfiguration パラメーターが選択されている場合にのみリコンフィグレーション・ポートが表示されます。このパラメーターが選択されていない場合、ポートは内部でOFF に設定されています。
reconfig_reset0	入力	reconfig_clk0	Avalon インターフェイスをリセットするために使用されます。アサーションに非同期であり、デアサーションには同期です。
reconfig_write0	入力	reconfig_clk0	アクティブHigh のライトイネーブル信号です。
reconfig_read0	入力	reconfig_clk0	アクティブHigh のリードイネーブル信号です。
reconfig_address0[9:0]	入力	reconfig_clk0	読み取りおよび書き込み動作の両方にアクセスするアドレスの指定に使用される10 ビットのアドレスバスです。
reconfig_writedata0[31:0]	入力	reconfig_clk0	32 ビットのデータバスです。指定されたアドレスにライトデータを伝送します。
reconfig_readdata0[31:0]	出力	reconfig_clk0	32 ビットのデータバスです。指定したアドレスからリードデータを伝送します。
reconfig_waitrequest0	出力	reconfig_clk0	Avalon インターフェイス信号がビジー状態であることを示します。アサートされる場合、全ての入力が一定に保たなければなりません。
pll_cal_busy	出力	非同期	PLL キャリブレーションの進行中にHigh にアサートされるステータス信号です。リセット・コントローラーIP に接続する前に`tx_cal_busy` ポートでこの信号をOR します。
mcgb_rst	入力	非同期	マスターCGB リセット・コントロールです。 `pll_powerdown` と同時に、このリセットをデアサートします。
mcgb_aux_clk0	入力	N/A	リンク速度のネゴシエーション中にfPLL とATX PLL の切り替えを目的としてPCIe 実装に使用されます。
tx_bonding_clocks[5:0]	出力	N/A	マスターCGB からの低速パラレルクロック出力を伝送するオプションの6 ビット・バスです。結合したグループ内の各トランシーバー・チャネルは、この6 ビット・バスを備えています。チャネル・ボンディングに使用され、x6/xN のクロック・ネットワークとして機能します。
mcgb_serial_clk	出力	N/A	x6/xN の非結合コンフィグレーション用の高速シリアルクロック出力です。
pcie_sw[1:0]	入力	非同期	PCIe プロトコルの実装に使用する2 ビットのレート切り替えコントロール入力です。
pcie_sw_done[1:0]	出力	非同期	PCIe プロトコルの実装に使用する2 ビットのレート切り替えステータス出力です。
atx_to_fpll_cascade_clk	出力	N/A	ATX PLL 出力クロックは、fPLL リファレンス・クロック入力を駆動するために使用されます (SDI_cascade またはOTN_cascade プロトコルモードでのみ使用可能）。
ext_lock_detect_clklow ⁵³	出力	N/A	外部ロック検出用の`Clklow` 出力です。 Enable clklow and fref port を選択することで公開できます。
ext_lock_detect_fref ⁵³	出力	N/A	外部ロック検出用のFref 出力です。 Enable clklow and fref port を選択することで公開できます。

⁴⁹ GX クロック出力ポートおよびGT クロック出力ポートの両方をイネーブルすることができますが、任意の時点で動作可能なポートは1 つだけです。PLL リコンフィグレーションを使用して、この2 つのポートを切り替えることができます。

⁵⁰ fPLL fref 信号とclklow 信号は、インテル® の外部ソフトロック検出ロジックでのみ使用してください。

⁵¹ ボンディング・アプリケーションに対してはMCGB を手動でイネーブルします。

⁵² PCIe アプリケーションではこのクロックをhclk に接続します。

⁵³ fPLL fref 信号とclklow 信号は、インテル® の外部ソフトロック検出ロジックでのみ使用してください。

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