インテル® Arria® 10 トランシーバーPHY ユーザーガイド

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ID 683617
日付 4/20/2017
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ドキュメント目次
ドキュメント目次 x
1. Arria® 10 トランシーバーPHY の概要 2. Arria 10 トランシーバーへのプロトコルの実装 3. PLL およびクロック・ネットワーク 4. トランシーバー・チャネルのリセット 5. Arria 10 トランシーバーPHY のアーキテクチャー 6. リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション 7. キャリブレーション 8. アナログ・パラメーター設定 9. 現行リリースの資料改訂履歴
1. Arria® 10 トランシーバーPHY の概要 x
1.1. デバイスのトランシーバーのレイアウト 1.2. トランシーバーPHY アーキテクチャーの概要 1.3. キャリブレーション
1.1. デバイスのトランシーバーのレイアウト x
1.1.1. Arria® 10 GX デバイス・トランシーバーのレイアウト 1.1.2. Arria® 10 GT デバイス・トランシーバーのレイアウト 1.1.3. Arria® 10 GX およびGT デバイスのパッケージの詳細 1.1.4. Arria® 10 SX デバイス・トランシーバーのレイアウト 1.1.5. Arria® 10 SX デバイスのパッケージの詳細
1.2. トランシーバーPHY アーキテクチャーの概要 x
1.2.1. トランシーバー・バンクのアーキテクチャー 1.2.2. PHY 層のトランシーバー・コンポーネント 1.2.3. トランシーバーのフェーズ・ロック・ループ 1.2.4. クロック生成ブロック (CGB)
1.2.2. PHY 層のトランシーバー・コンポーネント x
1.2.2.1. GX トランシーバー・チャネル 1.2.2.2. GT トランシーバー・チャネル
1.2.3. トランシーバーのフェーズ・ロック・ループ x
1.2.3.1. ATX (Advanced Transmit) PLL 1.2.3.2. フラクショナルPLL (fPLL) 1.2.3.3. チャネルPLL (CMU/CDR PLL)
2. Arria 10 トランシーバーへのプロトコルの実装 x
2.1. トランシーバー・デザインのIP ブロック 2.2. トランシーバー・デザインフロー 2.3. Arria® 10 トランシーバーのプロトコルとPHY IP のサポート 2.4. Arria® 10 トランシーバー・ネイティブPHY IP コアの使用 2.5. Interlaken 2.6. イーサネット 2.7. PCI Express* (PIPE) 2.8. CPRI 2.9. その他のプロトコル 2.10. トランシーバー・ネイティブPHY IP コアのシミュレーション
2.2. トランシーバー・デザインフロー x
2.2.1. PHY IP コアの選択とインスタンス化 2.2.2. PHY IP コアの設定 2.2.3. PHY IP コアの生成 2.2.4. PLL IP コアの選択 2.2.5. PLL IP コアの設定 2.2.6. PLL IP コアの生成 2.2.7. リセット・コントローラー 2.2.8. リコンフィグレーション・ロジックの作成 2.2.9. PLL IP コアとリセット・コントローラーへのPHY IP の接続 2.2.10. データパスの接続 2.2.11. アナログ・パラメーターの設定 2.2.12. デザインのコンパイル 2.2.13. デザインの機能性の検証
2.4. Arria® 10 トランシーバー・ネイティブPHY IP コアの使用 x
2.4.1. プリセット 2.4.2. General パラメーターとDatapath パラメーター 2.4.3. PMA パラメーター 2.4.4. Enhanced PCS パラメーター 2.4.5. Standard PCS パラメーター 2.4.6. PCS Direct 2.4.7. Dynamic Reconfiguration パラメーター 2.4.8. PMA ポート 2.4.9. エンハンストPCS ポート 2.4.10. 標準PCS ポート 2.4.11. IP コアファイルの保存場所 2.4.12. 未使用のトランシーバーRX チャネル 2.4.13. サポートされない機能
2.4.9. エンハンストPCS ポート x
2.4.9.1. エンハンストPCS のTX およびRX コントロール・ポート
2.5. Interlaken x
2.5.1. メタフレームのフォーマットとフレーミング層のコントロール・ワード 2.5.2. Interlaken コンフィグレーションのクロックとボンディング 2.5.3. Arria 10 トランシーバーへのInterlaken の実装方法 2.5.4. デザイン例 2.5.5. Interlaken 向けネイティブPHY IP のパラメーター設定
2.5.2. Interlaken コンフィグレーションのクロックとボンディング x
2.5.2.1. xN クロック・ボンディングのシナリオ 2.5.2.2. TX マルチレーン・ボンディングおよびRX マルチレーン・デスキュー・アライメント・ステートマシン
2.5.2.2. TX マルチレーン・ボンディングおよびRX マルチレーン・デスキュー・アライメント・ステートマシン x
2.5.2.2.1. TX FIFO ソフト・ボンディング 2.5.2.2.2. RX マルチレーンFIFO デスキュー・ステートマシン
2.6. イーサネット x
2.6.1. ギガビット・イーサネット (GbE) およびIEEE 1588v2 に準拠したGbE 2.6.2. 10GBASE-R、IEEE 1588v2 に準拠する10GBASE-R、およびFEC 付き10GBASE-R バリアント 2.6.3. 10GBASE-KR PHY IP コア 2.6.4. 1 ギガビット/10 ギガビット・イーサネット (GbE) PHY IP コア 2.6.5. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コア 2.6.6. XAUI PHY IP コア 2.6.7. 頭字語
2.6.1. ギガビット・イーサネット (GbE) およびIEEE 1588v2 に準拠したGbE x
2.6.1.1. GbE およびIEEE 1588v2 に準拠したGbE の8B/10B エンコード 2.6.1.2. GbE およびIEEE 1588v2 に準拠したGbE のワード・アライメント 2.6.1.3. GbE およびIEEE 1588v2 に準拠したGbE の8B/10B デコード 2.6.1.4. GbE のレートマッチFIFO 2.6.1.5. GbE およびIEEE 1588v2 に準拠したGbE の Arria® 10 トランシーバーへの実装方法 2.6.1.6. GbE およびIEEE 1588v2 に準拠したGbE 向けネイティブPHY IP のパラメーター設定
2.6.1.1. GbE およびIEEE 1588v2 に準拠したGbE の8B/10B エンコード x
2.6.1.1.1. GbE およびIEEE 1588v2 に準拠したGbE での8B/10B エンコーダーのリセット状態
2.6.2. 10GBASE-R、IEEE 1588v2 に準拠する10GBASE-R、およびFEC 付き10GBASE-R バリアント x
2.6.2.1. 10GBASE-R でのXGMII のクロック駆動方式 2.6.2.2. 10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R、およびFEC 付き10GBASE-R のArria 10 トランシーバーへの実装方法 2.6.2.3. 10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R、およびFEC 付き10GBASE-R 向けネイティブPHY IP のパラメーター設定 2.6.2.4. 10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R のトランシーバー・コンフィグレーション向けネイティブPHY IP のポート
2.6.2.1. 10GBASE-R でのXGMII のクロック駆動方式 x
2.6.2.1.1. TX FIFO とRX FIFO
2.6.3. 10GBASE-KR PHY IP コア x
2.6.3.1. 10GBASE-KR PHY のリリース情報 2.6.3.2. 10GBASE-KR PHY のパフォーマンスとリソース使用率 2.6.3.3. 10GBASE-KR の機能の説明 2.6.3.4. 10GBASE-KR PHY のパラメーター化 2.6.3.5. 10GBASE-KR PHY インターフェイス 2.6.3.6. Avalon-MM レジスター・インターフェイス 2.6.3.7. 10GBASE-KR デザインの作成 2.6.3.8. デザイン例 2.6.3.9. シミュレーション・サポート
2.6.3.4. 10GBASE-KR PHY のパラメーター化 x
2.6.3.4.1. General Options 2.6.3.4.2. 10GBASE-R パラメーター 2.6.3.4.3. 10GBASE-KR オート・ネゴシエーションとリンク・トレーニングのパラメーター 2.6.3.4.4. 10GBASE-KR オプショナル・パラメーター 2.6.3.4.5. Speed Detection のパラメーター
2.6.3.5. 10GBASE-KR PHY インターフェイス x
2.6.3.5.1. クロック・インターフェイスとリセット・インターフェイス 2.6.3.5.2. データ・インターフェイス 2.6.3.5.3. 標準SDR XGMII データへのXGMII のマッピング 2.6.3.5.4. シリアルデータ・インターフェイス 2.6.3.5.5. コントロールおよびステータス・インターフェイス 2.6.3.5.6. ダイナミック・リコンフィグレーション・インターフェイス
2.6.3.6. Avalon-MM レジスター・インターフェイス x
2.6.3.6.1. 10GBASE-KR PHY レジスターの定義 2.6.3.6.2. ハード・トランシーバーPHY レジスター 2.6.3.6.3. エンハンストPCS レジスター 2.6.3.6.4. PMA レジスター
2.6.4. 1 ギガビット/10 ギガビット・イーサネット (GbE) PHY IP コア x
2.6.4.1. 1G/10GbE PHY のリリース情報 2.6.4.2. 1G/10GbE PHY のパフォーマンスとリソース使用率 2.6.4.3. 1G/10GbE PHY の機能の説明 2.6.4.4. クロック・インターフェイスとリセット・インターフェイス 2.6.4.5. 1G/10GbE PHY のパラメーター化 2.6.4.6. 1G/10GbE PHY インターフェイス 2.6.4.7. Avalon-MM レジスター・インターフェイス 2.6.4.8. 1G/10GbE デザインの作成 2.6.4.9. デザイン・ガイドライン 2.6.4.10. チャネル配置のガイドライン 2.6.4.11. デザイン例 2.6.4.12. シミュレーション・サポート 2.6.4.13. TimeQuest タイミング制約
2.6.4.5. 1G/10GbE PHY のパラメーター化 x
2.6.4.5.1. General Options 2.6.4.5.2. 10GBASE-R パラメーター 2.6.4.5.3. 10M/100M/1Gb イーサネットのパラメーター 2.6.4.5.4. Speed Detection のパラメーター 2.6.4.5.5. PHY アナログ・パラメーター
2.6.4.6. 1G/10GbE PHY インターフェイス x
2.6.4.6.1. クロック・インターフェイスとリセット・インターフェイス 2.6.4.6.2. データ・インターフェイス 2.6.4.6.3. 標準SDR XGMII データへのXGMII のマッピング 2.6.4.6.4. GMII インターフェイス 2.6.4.6.5. シリアルデータ・インターフェイス 2.6.4.6.6. コントロールおよびステータス・インターフェイス 2.6.4.6.7. MII 2.6.4.6.8. ダイナミック・リコンフィグレーション・インターフェイス
2.6.4.7. Avalon-MM レジスター・インターフェイス x
2.6.4.7.1. レジスターの定義 2.6.4.7.2. ハード・トランシーバーPHY レジスター 2.6.4.7.3. エンハンストPCS レジスター 2.6.4.7.4. Arria 10 GMII PCS レジスター 2.6.4.7.5. PMA レジスター 2.6.4.7.6. 速度変更の概要
2.6.5. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コア x
2.6.5.1. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コアについて 2.6.5.2. IP コアの使用 2.6.5.3. コンフィグレーション・レジスター 2.6.5.4. インターフェイス信号
2.6.5.1. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コアについて x
2.6.5.1.1. 機能 2.6.5.1.2. リリース情報 2.6.5.1.3. サポートされるデバイスファミリー 2.6.5.1.4. リソース使用率
2.6.5.1.3. サポートされるデバイスファミリー x
2.6.5.1.3.1. デバイス・サポート・レベルについて
2.6.5.2. IP コアの使用 x
2.6.5.2.1. パラメーターの設定 2.6.5.2.2. タイミング制約 2.6.5.2.3. PHY の速度変更
2.6.5.3. コンフィグレーション・レジスター x
2.6.5.3.1. レジスターアクセスについて
2.6.5.4. インターフェイス信号 x
2.6.5.4.1. クロック信号とリセット信号 2.6.5.4.2. 動作モードおよび速度の信号 2.6.5.4.3. GMII 信号 2.6.5.4.4. XGMII 信号 2.6.5.4.5. ステータス信号 2.6.5.4.6. シリアル・インターフェイス信号 2.6.5.4.7. トランシーバー・ステータス信号およびリコンフィグレーション信号 2.6.5.4.8. Avalon-MM インターフェイス信号
2.6.6. XAUI PHY IP コア x
2.6.6.1. XAUI コンフィグレーションでのトランシーバー・データパス 2.6.6.2. XAUI でサポートされる機能 2.6.6.3. XAUI PHY のリリース情報 2.6.6.4. XAUI PHY でサポートされるデバイスファミリー 2.6.6.5. XAUI コンフィグレーションでのトランシーバー・クロックの駆動とチャネル配置のガイドライン 2.6.6.6. XAUI PHY のパフォーマンスとリソース使用率 2.6.6.7. XAUI PHY のパラメーター化 2.6.6.8. XAUI PHY のポート 2.6.6.9. XAUI PHY のインターフェイス 2.6.6.10. XAUI PHY レジスターのインターフェイスおよびレジスターの説明 2.6.6.11. XAUI PHY TimeQuest SDC 制約
2.6.6.7. XAUI PHY のパラメーター化 x
2.6.6.7.1. XAUI PHY のGeneral パラメーター 2.6.6.7.2. XAUI PHY のAdvanced Options パラメーター
2.6.6.9. XAUI PHY のインターフェイス x
2.6.6.9.1. SDR XGMII TX インターフェイス 2.6.6.9.2. SDR XGMII RX インターフェイス 2.6.6.9.3. トランシーバーのシリアルデータ・インターフェイス 2.6.6.9.4. XAUI PHY クロック、リセット、およびパワーダウン・インターフェイス 2.6.6.9.5. XAUI PHY PMA チャネル・コントローラー・インターフェイス 2.6.6.9.6. XAUI PHY のオプショナルのPMA コントロールおよびステータス・インターフェイス
2.7. PCI Express* (PIPE) x
2.7.1. PIPE 向けトランシーバー・チャネルのデータパス 2.7.2. サポートされているPIPE 機能 2.7.3. PIPE Gen1、Gen2、Gen3 モードでのTX PLL の接続方法 2.7.4. Arria 10 トランシーバーでのPCI Express* (PIPE) の実装方法 2.7.5. PIPE 向けネイティブPHY IP のパラメーター設定 2.7.6. fPLL IP コアのPIPE 向けパラメーター設定 2.7.7. ATX PLL IP コアのPIPE 向けパラメーター設定 2.7.8. PIPE 向けネイティブPHY IP のポート 2.7.9. PIPE 向けfPLL ポート 2.7.10. PIPE 向けATX PLL のポート 2.7.11. TX ディエンファシスのプリセットマッピング 2.7.12. PIPE コンフィグレーションにおけるチャネルの配置方法 2.7.13. Gen3 データレートでのPCIe* (PIPE) 向けPHY IP コアのリンク・イコライゼーション 2.7.14. Arria® 10 PCIe デザイン (ハードIP (HIP) およびPIPE) を手動で調整するためのTTK (トランシーバー・ツールキット)/システムコンソール/リコンフィグレーション・インターフェイスの使用 (デバッグ用のみ)
2.7.2. サポートされているPIPE 機能 x
2.7.2.1. Gen1/Gen2 の機能 2.7.2.2. Gen3 の機能
2.7.2.1. Gen1/Gen2 の機能 x
2.7.2.1.1. Gen1 (2.5 Gbps) とGen2 (5 Gbps) との間の動的切り換え 2.7.2.1.2. トランスミッタの電気的アイドルの生成 2.7.2.1.3. パワーステート管理 2.7.2.1.4. コンプライアンス・パターン送信をサポートするための8B/10B エンコーダーの使用 2.7.2.1.5. レシーバーステータス 2.7.2.1.6. レシーバー検出 2.7.2.1.7. Gen1 およびGen2 のクロック補償 2.7.2.1.8. PCIe* リバース・パラレル・ループバック
2.7.2.2. Gen3 の機能 x
2.7.2.2.1. 自動速度ネゴシエーション 2.7.2.2.2. レート切り替え 2.7.2.2.3. Gen3 トランスミッタ電気的アイドルの生成 2.7.2.2.4. Gen3 クロック補償 2.7.2.2.5. Gen3 パワーステート管理 2.7.2.2.6. CDR コントロール 2.7.2.2.7. ギアボックス
2.7.12. PIPE コンフィグレーションにおけるチャネルの配置方法 x
2.7.12.1. ボンディング・コンフィグレーションのマスターチャネル
2.8. CPRI x
2.8.1. CPRI 向けトランシーバー・チャネルのデータパスとクロック 2.8.2. CPRI 向けにサポートされる機能 2.8.3. CPRI 向けのマニュアルモードのワードアライナー 2.8.4. Arria® 10 トランシーバーへのCPRI の実装方法 2.8.5. CPRI 向けネイティブPHY IP のパラメーター設定
2.8.1. CPRI 向けトランシーバー・チャネルのデータパスとクロック x
2.8.1.1. CPRI 向けTX PLL の選択 2.8.1.2. オート・ネゴシエーション
2.8.2. CPRI 向けにサポートされる機能 x
2.8.2.1. CPRI 向けの確定的レイテンシー・モードのワードアライナー
2.8.2.1. CPRI 向けの確定的レイテンシー・モードのワードアライナー x
2.8.2.1.1. トランスミッタおよびレシーバーのレイテンシー
2.9. その他のプロトコル x
2.9.1. エンハンストPCS の「Basic (Enhanced PCS) 」および「Basic with KR FEC」コンフィグレーションの使用 2.9.2. 標準PCS のBasic/Custom、およびレートマッチを伴うBasic/Custom のコンフィグレーションを使用する 2.9.3. Arria 10 GT チャネルの実装用のデザイン検討事項 2.9.4. PCS Direct トランシーバー・コンフィグレーション・ルールの実装方法
2.9.1. エンハンストPCS の「Basic (Enhanced PCS) 」および「Basic with KR FEC」コンフィグレーションの使用 x
2.9.1.1. Basic (Enhanced PCS) およびBasic with KR FEC トランシーバー・コンフィグレーション・ルールのArria 10 トランシーバーへの実装方法 2.9.1.2. Basic (Enhanced PCS) およびBasic with KR FEC 向けネイティブPHY IP のパラメーター設定 2.9.1.3. ベーシック・エンハンストPCS で低レイテンシーを有効にする方法 2.9.1.4. エンハンストPCS FIFO の動作 2.9.1.5. TX データ・ビットスリップ 2.9.1.6. TX データ極性反転 2.9.1.7. RX データビットスリップ 2.9.1.8. RX データ極性反転
2.9.2. 標準PCS のBasic/Custom、およびレートマッチを伴うBasic/Custom のコンフィグレーションを使用する x
2.9.2.1. マニュアルモードのワードアライナー 2.9.2.2. ワードアライナーの同期ステートマシン・モード 2.9.2.3. RX ビットスリップ 2.9.2.4. RX 極性反転 2.9.2.5. RX ビット反転 2.9.2.6. RX バイト反転 2.9.2.7. Basic (Single Width) モードでのレートマッチFIFO 2.9.2.8. Basic (Double Width) モードでのレートマッチFIFO 2.9.2.9. 8B/10B エンコーダーおよび8B/10B デコーダー 2.9.2.10. 8B/10B TX ディスパリティー・コントロール 2.9.2.11. ベーシックで低レイテンシーを有効にする方法 2.9.2.12. TX ビットスリップ 2.9.2.13. TX 極性反転 2.9.2.14. TX ビット反転 2.9.2.15. TX バイト反転 2.9.2.16. Arria® 10 トランシーバーにBasic あるいはレートマッチを使用するBasic のTransceiver Configuration Rules を実装する方法 2.9.2.17. Basic およびレートマッチを使用するBasic のコンフィグレーション向けネイティブPHY IP のパラメーター設定
2.9.3. Arria 10 GT チャネルの実装用のデザイン検討事項 x
2.9.3.1. トランシーバーPHY IP 2.9.3.2. PLL とGT トランシーバー・チャネルのクロックライン 2.9.3.3. リセット・コントローラー 2.9.3.4. エンハンストPCS を低レイテンシー・モードで使用する17.4 Gbps を超えるデータレートのデザインの実装方法 2.9.3.5. Arria 10 GT チャネルの使用
2.10. トランシーバー・ネイティブPHY IP コアのシミュレーション x
2.10.1. NativeLink シミュレーション・フロー 2.10.2. IP シミュレーションのスクリプティング 2.10.3. カスタム・シミュレーション・フロー
2.10.1. NativeLink シミュレーション・フロー x
2.10.1.1. NativeLink をModelSim* シミュレーションの設定のために使用する方法 2.10.1.2. NativeLink をModelSim* RTL シミュレーション用に使用する方法 2.10.1.3. NativeLink をサードパーティーRTL シミュレーションの設定のために使用する方法
2.10.2. IP シミュレーションのスクリプティング x
2.10.2.1. 組み合わせたシミュレーターのセットアップ・スクリプトの生成
2.10.3. カスタム・シミュレーション・フロー x
2.10.3.1. シミュレーション・ライブラリー・コンパイラーの使用方法 2.10.3.2. シミュレーション・スクリプトのカスタマイズ
3. PLL およびクロック・ネットワーク x
3.1. PLL 3.2. 入力リファレンス・クロックソース 3.3. トランスミッタ・クロック・ネットワーク 3.4. クロック生成ブロック 3.5. FPGA ファブリック-トランシーバー・インターフェイスのクロッキング 3.6. トランスミッタ・データパス・インターフェイスのクロッキング 3.7. レシーバー・データパス・インターフェイスのクロッキング 3.8. 未使用/アイドルのクロックラインの要件 3.9. チャネル・ボンディング 3.10. PLL フィードバックおよびカスケード・クロック・ネットワーク 3.11. PLL およびクロック・ネットワークの使用
3.1. PLL x
3.1.1. ATX PLL およびfPLL を使用する場合における送信PLL の間隔ガイドライン 3.1.2. ATX PLL 3.1.3. fPLL 3.1.4. CMU PLL
3.1.2. ATX PLL x
3.1.2.1. ATX PLL IP コアのインスタンス化 3.1.2.2. ATX PLL IP コア
3.1.3. fPLL x
3.1.3.1. fPLL IP コアのインスタンス化 3.1.3.2. fPLL IP コア
3.1.4. CMU PLL x
3.1.4.1. CMU PLL IP コアのインスタンス化 3.1.4.2. CMU PLL IP コア
3.2. 入力リファレンス・クロックソース x
3.2.1. 専用のリファレンス・クロックピン 3.2.2. レシーバー入力ピン 3.2.3. 入力リファレンス・クロックソースとしてのPLL カスケード接続 3.2.4. リファレンス・クロック・ネットワーク 3.2.5. 入力リファレンス・クロックとしてのグローバルクロックまたはコアクロック
3.3. トランスミッタ・クロック・ネットワーク x
3.3.1. x1 クロックライン 3.3.2. x6 クロックライン 3.3.3. xN クロックライン 3.3.4. GT クロックライン
3.9. チャネル・ボンディング x
3.9.1. PMA ボンディング 3.9.2. PMA ボンディングとPCS ボンディング 3.9.3. チャネルの結合方法の選択 3.9.4. スキューの計算方法
3.9.1. PMA ボンディング x
3.9.1.1. x6/xN ボンディング 3.9.1.2. PLL フィードバック補償ボンディング
3.11. PLL およびクロック・ネットワークの使用 x
3.11.1. 非ボンディング・コンフィグレーション 3.11.2. 結合コンフィグレーション 3.11.3. PLL カスケード接続の実装 3.11.4. ミックスとマッチの例 3.11.5. タイミング収束に関する推奨事項
3.11.1. 非ボンディング・コンフィグレーション x
3.11.1.1. シングルチャネルのx1 非ボンディング・コンフィグレーションの実装 3.11.1.2. マルチチャネルx1 非ボンディング・コンフィグレーションの実装 3.11.1.3. マルチチャネルxN 非ボンディング・コンフィグレーションの実装
3.11.2. 結合コンフィグレーション x
3.11.2.1. x6/xN ボンディング・モードの実装 3.11.2.2. PLL フィードバック補償ボンディング・モードの実装方法
4. トランシーバー・チャネルのリセット x
4.1. リセットが必要なのはいつですか？ 4.2. トランシーバーPHY の実装 4.3. どのようにしてリセットしますか？ 4.4. トランシーバーPHY リセット・コントローラーの使用 4.5. ユーザーコード化されたリセット・コントローラーの使用 4.6. ステータス信号またはPLL ロック信号の合成 4.7. ボンディングしたPCS およびPMA チャネルのタイミング制約
4.3. どのようにしてリセットしますか？ x
4.3.1. モデル1：Default Model 4.3.2. モデル2：Acknowledgment Model 4.3.3. リセット信号およびパワーダウン信号の影響を受けるトランシーバー・ブロック
4.3.1. モデル1：Default Model x
4.3.1.1. 推奨リセットシーケンス
4.3.1.1. 推奨リセットシーケンス x
4.3.1.1.1. デバイス動作中のトランスミッタのリセット 4.3.1.1.2. デバイス動作中のレシーバーのリセット 4.3.1.1.3. デバイスの動作中のトランシーバー・チャネルのリセット 4.3.1.1.4. デフォルトのモデルを使用したチャネルのダイナミック・リコンフィグレーション
4.3.1.1.2. デバイス動作中のレシーバーのリセット x
4.3.1.1.2.1. オート・ロックモードにおけるクロック・データ・リカバリー 4.3.1.1.2.2. マニュアル・ロックモードにおけるクロック・データ・リカバリー
4.3.2. モデル2：Acknowledgment Model x
4.3.2.1. 推奨リセットシーケンス
4.3.2.1. 推奨リセットシーケンス x
4.3.2.1.1. デバイス動作中のトランスミッタのリセット 4.3.2.1.2. デバイス動作中のレシーバーのリセット 4.3.2.1.3. Acknowledgment Model を使用したトランスミッタ・チャネルのダイナミック・リコンフィグレーション 4.3.2.1.4. Acknowledgment Model を使用したレシーバーチャネルのダイナミック・リコンフィグレーション
4.4. トランシーバーPHY リセット・コントローラーの使用 x
4.4.1. トランシーバーのPHY リセット・コントローラーIP のパラメーター化 4.4.2. Transceiver PHY Reset Controller Parameters 4.4.3. トランシーバーPHY リセット・コントローラーのインターフェイス 4.4.4. トランシーバーのPHY リセット・コントローラーのリソース使用率
4.5. ユーザーコード化されたリセット・コントローラーの使用 x
4.5.1. ユーザーコード化されたリセット・コントローラーの信号
5. Arria 10 トランシーバーPHY のアーキテクチャー x
5.1. Arria® 10 PMA アーキテクチャー 5.2. Arria 10 エンハンストPCS のアーキテクチャー 5.3. Arria® 10 標準PCS のアーキテクチャー 5.4. Arria 10 PCI Express* Gen3 PCS のアーキテクチャー
5.1. Arria® 10 PMA アーキテクチャー x
5.1.1. トランスミッタ 5.1.2. レシーバー 5.1.3. ループバック
5.1.1. トランスミッタ x
5.1.1.1. シリアライザー 5.1.1.2. トランスミッタ・バッファー
5.1.1.2. トランスミッタ・バッファー x
5.1.1.2.1. 高速差動I/O 5.1.1.2.2. プログラマブル差動出力電圧 5.1.1.2.3. プログラマブル・プリエンファシス 5.1.1.2.4. 電源分配ネットワーク (PDN) が引き起こすシンボル間干渉 (ISI) の補償 5.1.1.2.5. プログラマブル・トランスミッタ・オンチップ終端 (OCT)
5.1.2. レシーバー x
5.1.2.1. レシーバーバッファー 5.1.2.2. クロック・データ・リカバリー (CDR) ユニット 5.1.2.3. デシリアライザー
5.1.2.1. レシーバーバッファー x
5.1.2.1.1. プログラマブル・コモンモード電圧 (VCM) 5.1.2.1.2. プログラマブル差動オンチップ終端 (OCT) 5.1.2.1.3. 信号検出器 5.1.2.1.4. 連続時間リニア・イコライゼーション (CTLE) 5.1.2.1.5. 可変ゲインアンプ (VGA) 5.1.2.1.6. デシジョン・フィードバック・イコライゼーション (DFE) 5.1.2.1.7. CTLE とDFE のイネーブル方法
5.1.2.1.4. 連続時間リニア・イコライゼーション (CTLE) x
5.1.2.1.4.1. 高ゲインモード 5.1.2.1.4.2. 高データレート・モード
5.1.2.1.7. CTLE とDFE のイネーブル方法 x
5.1.2.1.7.1. コンフィグレーション方法
5.1.2.2. クロック・データ・リカバリー (CDR) ユニット x
5.1.2.2.1. Lock-to-Reference モード 5.1.2.2.2. Lock-to-Data モード 5.1.2.2.3. CDR ロックモード
5.1.2.2.3. CDR ロックモード x
5.1.2.2.3.1. 自動ロックモード 5.1.2.2.3.2. マニュアル・ロックモード
5.2. Arria 10 エンハンストPCS のアーキテクチャー x
5.2.1. トランスミッタ・データパス 5.2.2. レシーバーデータパス
5.2.1. トランスミッタ・データパス x
5.2.1.1. Enhanced PCS TX FIFO 5.2.1.2. Interlaken フレーム・ジェネレーター 5.2.1.3. Interlaken CRC-32 ジェネレーター 5.2.1.4. 64B/66B エンコーダーとトランスミッタ・ステートマシン (TX SM) 5.2.1.5. パターン・ジェネレーター 5.2.1.6. スクランブラ 5.2.1.7. Interlaken ディスパリティー・ジェネレーター 5.2.1.8. TX ギアボックス、TX ビットスリップ、および極性反転 5.2.1.9. KR FEC ブロック
5.2.1.1. Enhanced PCS TX FIFO x
5.2.1.1.1. Phase Compensation モード 5.2.1.1.2. Register モード 5.2.1.1.3. Interlaken モード 5.2.1.1.4. Basic モード
5.2.1.5. パターン・ジェネレーター x
5.2.1.5.1. PRBS パターン・ジェネレーター (エンハンストPCS と標準PCS で共有されます) 5.2.1.5.2. 擬似ランダムパターン・ジェネレーター
5.2.2. レシーバーデータパス x
5.2.2.1. RX ギアボックス、RX ビットスリップ、および極性反転 5.2.2.2. ブロック・シンクロナイザー 5.2.2.3. Interlaken ディスパリティー・チェッカー 5.2.2.4. デスクランブラ 5.2.2.5. Interlaken フレーム・シンクロナイザー 5.2.2.6. 64B/66B デコーダーとレシーバー・ステートマシン (RX SM) 5.2.2.7. 擬似ランダムパターン・ベリファイアー 5.2.2.8. 10GBASE-R ビットエラー・レート (BER) チェッカー 5.2.2.9. Interlaken CRC-32 チェッカー 5.2.2.10. エンハンストPCS RX FIFO 5.2.2.11. RX KR FEC ブロック
5.2.2.6. 64B/66B デコーダーとレシーバー・ステートマシン (RX SM) x
5.2.2.6.1. PRBS チェッカー
5.2.2.10. エンハンストPCS RX FIFO x
5.2.2.10.1. Phase Compensation モード 5.2.2.10.2. Register モード 5.2.2.10.3. Interlaken モード 5.2.2.10.4. 10GBASE-R モード 5.2.2.10.5. Basic モード
5.2.2.10.4. 10GBASE-R モード x
5.2.2.10.4.1. アイドルOS の削除 5.2.2.10.4.2. アイドルの挿入
5.3. Arria® 10 標準PCS のアーキテクチャー x
5.3.1. トランスミッタ・データパス 5.3.2. レシーバーデータパス
5.3.1. トランスミッタ・データパス x
5.3.1.1. TX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有) 5.3.1.2. バイト・シリアライザー 5.3.1.3. 8B/10B エンコーダー 5.3.1.4. 極性反転機能 5.3.1.5. 擬似ランダム・バイナリー・シーケンス (PRBS) ・ジェネレーター 5.3.1.6. TX ビットスリップ
5.3.1.1. TX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有) x
5.3.1.1.1. TX FIFO低レイテンシー・モード 5.3.1.1.2. TX FIFO レジスターモード 5.3.1.1.3. TX FIFO 高速レジスターモード
5.3.1.2. バイト・シリアライザー x
5.3.1.2.1. 結合バイト・シリアライザー 5.3.1.2.2. バイト・シリアライザー・ディスエーブル・モード 5.3.1.2.3. バイト・シリアライザーSerialize x2 モード 5.3.1.2.4. バイト・シリアライザーSerialize x4 モード
5.3.1.3. 8B/10B エンコーダー x
5.3.1.3.1. 8B/10B エンコーダーのコントロール・コード・エンコーディング 5.3.1.3.2. 8B/10B エンコーダーのリセット状態 5.3.1.3.3. 8B/10B エンコーダーのアイドル・キャラクターの置換機能 5.3.1.3.4. 8B/10B エンコーダーの現在のランニング・ディスパリティーの制御機能 5.3.1.3.5. 8B/10B エンコーダーのビット反転機能 5.3.1.3.6. 8B/10B エンコーダーのバイト反転機能
5.3.2. レシーバーデータパス x
5.3.2.1. ワードアライナー 5.3.2.2. RX 極性反転機能 5.3.2.3. レートマッチFIFO 5.3.2.4. 8B/10B デコーダー 5.3.2.5. 擬似ランダム・バイナリー・シーケンス (PRBS) チェッカー 5.3.2.6. バイト・デシリアライザー 5.3.2.7. RX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有)
5.3.2.1. ワードアライナー x
5.3.2.1.1. ビットスリップ・モードのワードアライナー 5.3.2.1.2. マニュアルモードのワードアライナー 5.3.2.1.3. ワードアライナーの同期ステートマシン・モード 5.3.2.1.4. 確定的レイテンシー・モードのワードアライナー 5.3.2.1.5. 各ワードアライナー・モードにおけるワードアライナーのパターン長 5.3.2.1.6. ワードアライナーのRX ビット反転機能 5.3.2.1.7. ワードアライナーのRX バイト反転機能
5.3.2.4. 8B/10B デコーダー x
5.3.2.4.1. 8B/10B デコーダーのコントロール・コード・エンコーディング 5.3.2.4.2. 8B/10B デコーダーのランニング・ディスパリティー・チェッカー機能
5.3.2.6. バイト・デシリアライザー x
5.3.2.6.1. バイト・デシリアライザー・ディスエーブル・モード 5.3.2.6.2. バイト・デシリアライザーDeserialize x2 モード 5.3.2.6.3. バイト・デシリアライザーDeserialize x4 モード 5.3.2.6.4. 結合バイト・デシリアライザー
5.3.2.7. RX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有) x
5.3.2.7.1. RX FIFO 低レイテンシー・モード 5.3.2.7.2. RX FIFO レジスターモード
5.4. Arria 10 PCI Express* Gen3 PCS のアーキテクチャー x
5.4.1. トランスミッタ・データパス 5.4.2. レシーバーデータパス 5.4.3. PIPE インターフェイス
5.4.1. トランスミッタ・データパス x
5.4.1.1. TX FIFO (標準PCS およびエンハンストPCS と共有) 5.4.1.2. ギアボックス
5.4.2. レシーバーデータパス x
5.4.2.1. ブロック・シンクロナイザー 5.4.2.2. レートマッチFIFO 5.4.2.3. RX FIFO (標準PCS およびエンハンストPCS と共有)
5.4.3. PIPE インターフェイス x
5.4.3.1. 自動速度ネゴシエーション 5.4.3.2. クロック・データ・リカバリー・コントロール
6. リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション x
6.1. チャネルおよびPLL ブロックのリコンフィグレーション 6.2. リコンフィグレーション・インターフェイスとの相互作用 6.3. コンフィグレーション・ファイル 6.4. 複数のリコンフィグレーション・プロファイル 6.5. エンベデッド・リコンフィグレーション・ストリーマー 6.6. アービトレーション 6.7. ダイナミック・リコンフィグレーションにおける推奨事項 6.8. ダイナミック・リコンフィグレーション実行の手順 6.9. ダイレクト・リコンフィグレーション・フロー 6.10. Native PHY IP コア・ガイド・リコンフィグレーション・フローとPLL IP コア・ガイド・リコンフィグレーション・フロー 6.11. 特殊なケースでのリコンフィグレーション・フロー 6.12. PMA アナログ・パラメーターの変更 6.13. ポートとパラメーター 6.14. 複数のIP ブロックにわたってマージするダイナミック・リコンフィグレーション・インターフェイス 6.15. エンベデッド・デバッグ機能 6.16. データパターン・ジェネレーターおよびチェッカーの使用 6.17. タイミング収束に関する推奨事項 6.18. サポートされない機能 6.19. Arria® 10 トランシーバー・レジスターマップ
6.2. リコンフィグレーション・インターフェイスとの相互作用 x
6.2.1. リコンフィグレーション・インターフェイスからの読み出し 6.2.2. リコンフィグレーション・インターフェイスへの書き込み
6.11. 特殊なケースでのリコンフィグレーション・フロー x
6.11.1. トランスミッタPLL の切り替え 6.11.2. リファレンス・クロックの切り替え
6.11.2. リファレンス・クロックの切り替え x
6.11.2.1. ATX リファレンス・クロックの切り替え 6.11.2.2. fPLL リファレンス・クロックの切り替え 6.11.2.3. CDR およびCMU リファレンス・クロックの切り替え
6.12. PMA アナログ・パラメーターの変更 x
6.12.1. ダイレクト・リコンフィグレーション・フローを使用したVOD、プリエンファシスの変更 6.12.2. ダイレクト・リコンフィグレーション・フローを使用したマニュアルモードでのCTLE 設定の変更 6.12.3. トリガーされるAdaptation Mode のCTLE 設定 6.12.4. ダイレクト・リコンフィグレーション・フローを使用したループバック・モードのイネーブルとディスエーブル
6.15. エンベデッド・デバッグ機能 x
6.15.1. アルテラ・デバッグ・マスター・エンドポイント (ADME) 6.15.2. Optional Reconfiguration Logic
6.15.2. Optional Reconfiguration Logic x
6.15.2.1. ケーパビリティー・レジスター 6.15.2.2. コントロール・レジスターとステータスレジスター 6.15.2.3. PRBS ソフト・アキュムレーター
6.16. データパターン・ジェネレーターおよびチェッカーの使用 x
6.16.1. PRBS データパターン・ジェネレーターおよびチェッカーの使用 6.16.2. 擬似ランダムパターン・テストモードの使用
6.16.1. PRBS データパターン・ジェネレーターおよびチェッカーの使用 x
6.16.1.1. 非ボンディング・デザインでPRBS データ・ジェネレーターをイネーブルする 6.16.1.2. ボンディングしたデザインでPRBS データ・ジェネレーターをイネーブルする 6.16.1.3. 非ボンディング・デザインでPRBS データチェッカーをイネーブルする 6.16.1.4. ボンディングしたデザインでPRBS チェッカーをイネーブルする 6.16.1.5. PRBS パターン反転を有効にする
6.16.1.1. 非ボンディング・デザインでPRBS データ・ジェネレーターをイネーブルする x
6.16.1.1.1. ノン・ボンディング・デザインでPRBS9 およびPRBS31 パターン・ジェネレーターをイネーブルする例
6.16.1.2. ボンディングしたデザインでPRBS データ・ジェネレーターをイネーブルする x
6.16.1.2.1. ボンディングしたデザインでPRBS9 およびPRBS31 パターン・ジェネレーターをイネーブルする例
6.16.1.3. 非ボンディング・デザインでPRBS データチェッカーをイネーブルする x
6.16.1.3.1. PRBS データチェッカーをイネーブルする例
6.16.2. 擬似ランダムパターン・テストモードの使用 x
6.16.2.1. 擬似ランダムパターン・モードを有効にする
7. キャリブレーション x
7.1. PreSICE キャリブレーション・エンジンを使用したリコンフィグレーション・インターフェイスとアービトレーション 7.2. キャリブレーション・レジスター 7.3. パワーアップ・キャリブレーション 7.4. ユーザー・リキャリブレーション 7.5. キャリブレーション例
7.2. キャリブレーション・レジスター x
7.2.1. Avalon-MM インターフェイス・アービトレーション・レジスター 7.2.2. トランシーバー・チャネル・キャリブレーション・レジスター 7.2.3. フラクショナルPLL キャリブレーション・レジスター 7.2.4. ATX PLL キャリブレーション・レジスター 7.2.5. ケーパビリティー・レジスター 7.2.6. レート・スイッチ・フラグ・レジスター (Rate Switch Flag Register)
7.5. キャリブレーション例 x
7.5.1. ATX PLL リキャリブレーション 7.5.2. フラクショナルPLL (fPLL) リキャリブレーション 7.5.3. CDR/CMU PLL リキャリブレーション 7.5.4. PMA リキャリブレーション 7.5.5. トランシーバー・リファレンス・クロックのクロック周波数およびデータレート変更後のリキャリブレーション
7.5.5. トランシーバー・リファレンス・クロックのクロック周波数およびデータレート変更後のリキャリブレーション x
7.5.5.1. ユーザー・リキャリブレーション
8. アナログ・パラメーター設定 x
8.1. Assignment Editor を使用したアナログ・パラメーター設定 8.2. 既知のアサインメントを使用したQuartus Settings File の更新 8.3. アナログ・パラメーター設定リスト 8.4. レシーバーの一般的なアナログ設定 8.5. レシーバーのアナログ・イコライゼーション設定 8.6. トランスミッタの一般的なアナログ設定 8.7. トランスミッタ・プリエンファシスのアナログ設定 8.8. トランスミッタVOD の設定 8.9. 専用リファレンス・クロックの設定 8.10. 未使用のトランシーバーRX チャネルの設定
8.4. レシーバーの一般的なアナログ設定 x
8.4.1. XCVR_A10_RX_LINK 8.4.2. XCVR_A10_RX_TERM_SEL 8.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX
8.5. レシーバーのアナログ・イコライゼーション設定 x
8.5.1. CTLE の設定 8.5.2. VGA の設定 8.5.3. デシジョン・フィードバック・イコライザー (DFE) の設定
8.5.1. CTLE の設定 x
8.5.1.1. XCVR_A10_RX_ONE_STAGE_ENABLE 8.5.1.2. XCVR_A10_RX_EQ_DC_GAIN_TRIM 8.5.1.3. XCVR_A10_RX_ADP_CTLE_ACGAIN_4S 8.5.1.4. XCVR_A10_RX_ADP_CTLE_EQZ_1S_SEL
8.5.2. VGA の設定 x
8.5.2.1. XCVR_A10_RX_ADP_VGA_SEL
8.5.3. デシジョン・フィードバック・イコライザー (DFE) の設定 x
8.5.3.1. XCVR_A10_RX_ADP_DFE_FXTAP
8.6. トランスミッタの一般的なアナログ設定 x
8.6.1. XCVR_A10_TX_LINK 8.6.2. XCVR_A10_TX_TERM_SEL 8.6.3. XCVR_A10_TX_COMPENSATION_EN 8.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX 8.6.5. XCVR_A10_TX_SLEW_RATE_CTRL
8.7. トランスミッタ・プリエンファシスのアナログ設定 x
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T 8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T 8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP 8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP 8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T 8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T 8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP 8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
8.8. トランスミッタVOD の設定 x
8.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL
8.9. 専用リファレンス・クロックの設定 x
8.9.1. XCVR_A10_REFCLK_TERM_TRISTATE 8.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE
9. 現行リリースの資料改訂履歴 x
9.1. 以前のリリースの資料改訂履歴
1. Arria® 10 トランシーバーPHY の概要
2. Arria 10 トランシーバーへのプロトコルの実装
3. PLL およびクロック・ネットワーク
4. トランシーバー・チャネルのリセット
5. Arria 10 トランシーバーPHY のアーキテクチャー
6. リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション
7. キャリブレーション
8. アナログ・パラメーター設定
9. 現行リリースの資料改訂履歴

2.4.4. Enhanced PCS パラメーター

この項では、エンハンストPCS の個々のブロックをカスタマイズするためにネイティブPHY IP コアのGUI で使用できるパラメーターを定義します。

以下の表に、使用できるパラメーターを示します。選択したTransceiver Configuration Rule に基づいて、指定した設定が標準プロトコルに違反する場合には、ネイティブPHY IP コアのParameter Editor でエラーまたは警告メッセージが表示されます。

注: イネーブルもしくはディスエーブルにできるオプショナルのポートについて詳しくは、エンハンストPCS ポートの項を参照してください。
表 17.  Enhanced PCS パラメーター
パラメーター 範囲 説明
Enhanced PCS / PMA interface width 32、40、64 エンハンストPCS とPMA との間のインターフェイス幅を指定します。
FPGA fabric /Enhanced PCS interface width 32、40、64、 66、67 エンハンストPCS とFPGA ファブリックとの間のインターフェイス幅を指定します。

66 ビットのFPGA ファブリックからPCS へのインターフェイス幅では、TX やRX のパラレルデータに64 ビットを使用します。ブロック・シンクロナイザーは、コントロール・バスからの下位2 ビットを含む66 ビット・ワードのブロック境界を決定します。

67 ビットのFPGA ファブリックからPCS へのインターフェイス幅は、TX やRX のパラレルデータに64 ビットを使用します。ブロック・シンクロナイザーは、コントロール・バスからの下位3 ビットを含む67 ビット・ワードのブロック境界を決定します。
Enable Enhanced PCS low latency mode On/Off エンハンストPCS の低レイテンシー・パスを有効にします。このオプションをオンにすると、PMA からエンハンストPCS まで最も低いレイテンシー・パスを提供するために、エンハンストPCS の個々の機能ブロックがバイパスされます。イネーブルにした際に、このモードはGX デバイスに適用可能です。インテルは、GT デバイスを使用する際にはこれを有効にしないことを推奨します。
Enable RX/TX FIFO double width mode On/Off RX FIFO とTX FIFO のdouble width モードを有効にします。double width モードを使用すると、FPGA ファブリックをPCS の半分の周波数で動作させることができます。
表 18.  Enhanced PCS TX FIFO パラメーター
パラメーター 範囲 説明
TX FIFO Mode

Phase-Compensation

Register

Interlaken

Basic

Fast Register

以下のいずれかのモードを指定します。
  • Phase Compensation：TX FIFO が読み出しクロックtx_clkout と書き込みクロックtx_coreclkin またはtx_clkout の間のクロックの位相差を補償します。tx_enh_data_valid を1’b1 に固定できます。
  • Register：TX FIFO はバイパスされます。tx_parallel_data、tx_control とtx_enh_data_valid はFIFO 出力で一度レジスターに格納されます。tx_enh_data_valid ポートを常に1’b1 にアサートしておきます。ユーザーは書き込みクロックtx_coreclkin を読み出しクロックtx_clkout に接続する必要があります。
  • Interlaken：TX FIFO がエラスティック・バッファーとして機能します。このモードでは、FIFO へのデータフローを制御するための追加的な信号があります。そのため、FIFO 書き込みクロック周波数は、読み出しクロック周波数と同一である必要はありません。tx_enh_data_valid を用いてFIFO への書き込みを制御することができます。FIFO フラグをモニターリングすることで、FIFO フル状態と空の状態を回避できます。Interlaken フレーム・ジェネレーターは読み出しを制御します。
  • Basic：TX FIFO はエラスティック・バッファーとして機能します。このモードでは、FIFO の書き込み側と読み出し側を異なるクロック周波数で駆動することができます。tx_coreclkin またはrx_coreclkin は、66 で分周されたレーン・データレートを最小周波数とします。tx_coreclkin またはrx_coreclkin の周波数の範囲は、 (データレート/32) ～ (データレート/66) です。最良の結果を得るために、インテルはtx_coreclkin またはrx_coreclkin を (データレート/32) にすることを推奨します。FIFO フラグをモニターリングし、書き込みおよび読み出し動作を制御します。詳しくは、エンハンストPCS FIFO の動作の項を参照してください。
  • Fast Register：TX FIFO は、より高いレイテンシーを負担しながら、FPGA ファブリックとTX PCS との間により高い最大周波数 (fMAX) を可能にします。
TX FIFO partially full threshold 10、 11、 12、 13 Enhanced PCS TX FIFO の部分的にフルのしきい値を指定します。TX FIFO が部分的にフルのステータスをフラグする必要がある値を入力します。
TX FIFO partially empty threshold 2、 3、 4、 5 Enhanced PCS TX FIFO の部分的に空のしきい値を指定します。TX FIFO が部分的に空のステータスをフラグする必要がある値を入力します。
Enable tx_enh_fifo_full port On/Off tx_enh_fifo_full port をイネーブルします。この信号は、TX FIFO がフルになったことを示します。この信号はtx_coreclkin と同期します。
Enable tx_enh_fifo_pfull port On/Off tx_enh_fifo_pfull port をイネーブルします。この信号は、TX FIFO が指定された部分的にフルのしきい値に達したことを示します。この信号はtx_coreclkin と同期します。
Enable tx_enh_fifo_empty port On/Off tx_enh_fifo_empty port をイネーブルします。この信号は、TX FIFO が空になったことを示します。この信号はtx_clkout と同期します。
Enable tx_enh_fifo_pempty port On/Off tx_enh_fifo_pempty port をイネーブルします。この信号は、TX FIFO が指定された部分的に空のしきい値に達したことを示します。この信号はtx_clkout と同期します。
表 19.  Enhanced PCS RX FIFO パラメーター
パラメーター 範囲 説明
RX FIFO Mode

Phase-Compensation

Register

Interlaken

10GBASE-R

Basic

Enhanced PCS RX FIFO に以下のモードのいずれかを指定します。
  • Phase Compensation：このモードでは、読み出しクロックrx_coreclkin またはrx_clkout と書き込みクロックrx_clkout の間のクロックの位相差を補償します。
  • Register：RX FIFO がバイパスされます。rx_parallel_data、rx_control とrx_enh_data_valid はFIFO 出力で一度レジスターに格納されます。FIFO の読み出しクロックrx_coreclkin と書き込みクロックrx_clkout は一緒に接続されています。
  • Interlaken：Interlaken プロトコル向けにこのモードを選択します。デスキュープロセスを実装するには、FIFO フラグに基づいてFIFO 動作を制御するFSM の実装が必要です。このモードではFIFO はエラスティック・バッファーとして機能します。
  • 10GBASE-R：このモードでは、ブロックがロックされた後にデータがFIFO を通過します。オーダーセット (OS) は削除され、最大パケット長64000 バイトで+/- 100 ppm のファブリック・クロックとRX PMA クロックとの間のクロック差を補償するためにアイドルが挿入されます。
  • Basic：このモードでは、RX FIFO はエラスティック・バッファーとして機能します。このモードでは、FIFO の書き込み側と読み出し側を異なるクロック周波数で駆動することができます。tx_coreclkin またはrx_coreclkin は、66 で分周されたレーン・データレートを最小周波数とします。tx_coreclkin またはrx_coreclkin の周波数の範囲は、 (データレート/32) ～ (データレート/66) です。ギアボックスのデータ有効フラグはFIFO の読み出しイネーブルを制御します。FIFO から読み出すかどうかを判断するためにrx_enh_fifo_pfull フラグとrx_enh_fifo_empty フラグをモニターリングします。詳しくは、エンハンストPCS FIFO の動作の項を参照してください。
注: フラグはInterlaken およびBasic モードでのみ使用します。他の全ての場合では、これらを無視します。
RX FIFO partially full threshold 18 ～ 29 Enhanced PCS RX FIFO の部分的にフルのしきい値を指定します。デフォルト値は23 です。
RX FIFO partially empty threshold 2 ～ 10 Enhanced PCS RX FIFO の部分的に空のしきい値を指定します。デフォルト値は2 です。
Enable RX FIFO alignment word deletion (Interlaken) On/Off このオプションをオンにすると、フレーム同期後に、最初の同期ワードを含むすべてのアライメント・ワード (同期ワード) が削除されます。このオプションを有効にする場合は、control word deletion もまた有効にする必要があります。
Enable RX FIFO control word deletion (Interlaken) On/Off このオプションをオンにすると、Interlaken のcontrol word removal が有効になります。Enhanced PCS RX FIFO がInterlaken モードでコンフィグレーションされた際にこのモードを有効にしていると、フレーム同期後にすべてのコントロール・ワードが削除されます。このオプションを有効にする場合は、alignment word deletion もまた有効にする必要があります。
Enable rx_enh_data_valid port On/Off rx_enh_data_valid port をイネーブルします。この信号はRX FIFO からのRX データが有効になったことを示します。この信号はrx_coreclkin と同期します。
Enable rx_enh_fifo_full port On/Off rx_enh_fifo_full port をイネーブルします。この信号は、RX FIFO がフルになったことを示します。この信号はrx_clkout と同期します。
Enable rx_enh_fifo_pfull port On/Off rx_enh_fifo_pfull port をイネーブルします。この信号は、RX FIFO が指定された部分的にフルのしきい値に達したことを示します。この信号はrx_clkout と同期します。
Enable rx_enh_fifo_empty port On/Off rx_enh_fifo_empty port をイネーブルします。この信号は、RX FIFO が空になったことを示します。この信号はrx_coreclkin と同期します。
Enable rx_enh_fifo_pempty port On/Off rx_enh_fifo_pempty port をイネーブルします。この信号は、RX FIFO が指定された部分的に空のしきい値に達したことを示します。この信号はrx_coreclkin と同期します。
Enable rx_enh_fifo_del port (10GBASE‑R) On/Off オプショナルのrx_enh_fifo_del status output port をイネーブルします。この信号はレートマッチFIFO からワードが削除されたことを示します。この信号は10GBASE-R のトランシーバー・コンフィグレーション・ルールにのみ使用されます。この信号は非同期信号です。
Enable rx_enh_fifo_insert port (10GBASE‑R) On/Off rx_enh_fifo_insert port をイネーブルします。この信号はレートマッチFIFO にワードが挿入されたことを示します。この信号は10GBASE-R のトランシーバー・コンフィグレーション・ルールにのみ使用されます。この信号はrx_coreclkin と同期します。
Enable rx_enh_fifo_rd_en port On/Off rx_enh_fifo_rd_en input port をイネーブルします。この信号はRX FIFO からワードを読み出すためにイネーブルされます。この信号はrx_coreclkin と同期します。
Enable rx_enh_fifo_align_val port (Interlaken) On/Off rx_enh_fifo_align_val status output port をイネーブルします。Interlaken のトランシーバー・コンフィグレーション・ルールにのみ使用されます。この信号はrx_clkout と同期します。
Enable rx_enh_fifo_align_clr port　 (Interlaken) On/Off rx_enh_fifo_align_clr input port をイネーブルします。Interlaken にのみ使用されます。この信号はrx_clkout と同期します。
表 20.  Interlaken Frame Generator パラメーター
パラメーター 範囲 説明
Enable Interlaken frame generator On/Off エンハンストPCS のフレーム・ジェネレーター・ブロックをイネーブルします。
Frame generator metaframe length 5 ～ 8192 フレーム・ジェネレーターのメタフレーム長を指定します。このメタフレーム長は、フレーム・ジェネレーターが作成する4 つのフレーミング・コントロール・ワードを含みます。
Enable frame generator burst control On/Off フレーム・ジェネレーター・バーストをイネーブルします。これにより、フレーム・ジェネレーターがtx_enh_frame_burst_en ポートの入力に基づいてTX FIFO からデータを読み出すかどうかを決定します。
Enable tx_enh_frame port On/Off tx_enh_frame ステータス出力ポートをイネーブルします。Interlaken フレーム・ジェネレーターを有効にした際に、この信号が新しいメタフレームの開始を示します。この信号は非同期信号です。
Enable tx_enh_frame_diag_status port On/Off 2 ビットのtx_enh_frame_diag_status 入力ポートをイネーブルします。Interlaken フレーム・ジェネレーターを有効にした際に、この信号の値はフレーミング・レイヤ診断ワードからのステータスメッセージを含みます。この信号はtx_clkout と同期します。
Enable tx_enh_frame_burst_en port On/Off tx_enh_frame_burst_en 入力ポートをイネーブルします。Interlaken フレーム・ジェネレーターのバースト・コントロールを有効にした際に、TX FIFO から読み出すフレーム・ジェネレーターのデータを制御するためにこの信号がアサートされます。この信号はtx_clkout と同期します。
表 21.  Interlaken Frame Synchronizer パラメーター
パラメーター 範囲 説明
Enable Interlaken frame synchronizer On/Off このオプションをオンにすると、エンハンストPCS フレーム・シンクロナイザーがイネーブルされます。
Frame synchronizer metaframe length 5 ～ 8192 フレーム・シンクロナイザーのメタフレーム長を指定します。
Enable rx_enh_frame port On/Off rx_enh_frame status output port をイネーブルします。Interlaken フレーム・シンクロナイザーを有効にした際に、この信号が新しいメタフレームの開始を示します。この信号は非同期信号です。
Enable rx_enh_frame_lock port On/Off rx_enh_frame_lock output port をイネーブルします。Interlaken フレーム・シンクロナイザーを有効にした際に、この信号はフレーム・シンクロナイザーがメタフレームの境界を検出したことを示すためにアサートされます。この信号は非同期出力信号です。
Enable rx_enh_frame_diag_status port On/Off rx_enh_frame_diag_status output port をイネーブルします。Interlaken フレーム・シンクロナイザーを有効にした際に、この信号に、フレーミング・レイヤ診断ワード ([33:32]ビット) の値が含まれます。この信号はレーンあたり2 ビットの出力信号です。有効な診断ワードが受信されるとラッチされます。この信号は非同期信号です。
表 22.  Interlaken CRC32 Generator and Checker パラメーター
パラメーター 範囲 説明
Enable Interlaken TX CRC-32 Generator On/Off このオプションをオンにすると、TX エンハンストPCS データパスでCRC32 ジェネレーター機能が有効になります。CRC32 は診断ツールとして使用できます。CRC は診断ワードを含む全体のメタフレームを含んでいます。
Enable Interlaken TX CRC-32 generator error insertion On/Off このオプションをオンにすると、Interlaken CRC-32 ジェネレーターのエラー挿入が有効になります。エラー挿入はサイクル精度です。この機能をイネーブルすると、tx_control[8] またはtx_err_ins 信号のアサートにより、ワードが不正に反転されている状態でCRC 演算が行われ、これによりメタフレームが不正であるというCRC が作成されます。
Enable Interlaken RX CRC-32 checker On/Off CRC-32 チェッカー機能を有効にします。
Enable rx_enh_crc32_err port On/Off このオプションをオンにすると、エンハンストPCS がrx_enh_crc32_err port をイネーブルします。この信号は、CRC チェッカーが現在のメタフレームでエラーを発見したことを示すためにアサートされます。この信号は非同期信号です。
表 23.  10GBASE-R BER Checker パラメーター
パラメーター 範囲 説明
Enable rx_enh_highber port (10GBASE‑R) On/Off rx_enh_highber port をイネーブルします。この信号は、10GBASE-R のトランシーバー・コンフィグレーション・ルール向けに、ビット・エラー・レートが10 -4 より高いことを示すためにアサートされます。これは、10GBASE-R の仕様にそって、125 us 以内に少なくとも16 のエラーがある場合に生じます。この信号は非同期信号です。
Enable rx_enh_highber_clr_cnt port (10GBASE‑R) On/Off rx_enh_highber_clr_cnt input port をイネーブルします。この信号は、10GBASE-R のトランシーバー・コンフィグレーション・ルール向けに、内部カウンターをクリアするためにアサートされます。カウンターは、BER ステートマシンが「BER_BAD_SH」ステートに入った回数を示します。この信号は非同期信号です。
Enable rx_enh_clr_errblk_count port (10GBASE‑R) On/Off rx_enh_clr_errblk_count input port をイネーブルします。この信号は、10GBASE-R のトランシーバー・コンフィグレーション・ルール向けに、内部カウンターをクリアするためにアサートされます。カウンターは、RX ステートマシンがRX_E ステートに入った回数を示します。FEC ブロックが有効にされたプロトコルでは、この信号はRX FEC ブロックのステータスカウンターをリセットするためにアサートされます。この信号は非同期信号です。
表 24.  64b/66b Encoder and Decoder パラメーター
パラメーター 範囲 説明
Enable TX 64b/66b encoder (10GBASE-R) On/Off このオプションをオンにすると、エンハンストPCS がTX 64b/66b エンコーダーをイネーブルします。
Enable RX 64b/66b decoder (10GBASE-R) On/Off このオプションをオンにすると、エンハンストPCS がRX 64b/66b デコーダーをイネーブルします。
Enable TX sync header error insertion On/Off このオプションをオンにすると、エンハンストPCS で、レシーバーで行われるエラー状態テストを補佐するためのサイクル精度エラーの作成が可能になります。エラー挿入がイネーブルされ、エラーフラグがセットされると、現在のワード用のエンコーディング同期ヘッダーが不正な形で生成されます。正しい同期ヘッダーが2'b01 (コントロール・タイプ) であれば、2'b00 がエンコードされます。正しい同期ヘッダーが2'b10 (データタイプ) であれば、2'b11 がエンコードされます。
表 25.  Scrambler and Descrambler パラメーター
パラメーター 範囲 説明
Enable TX scrambler (10GBASE-R/Interlaken) On/Off スクランブラ機能をイネーブルします。このオプションは、Basic (Enhanced PCS) モード、Interlaken と、10GBASE-R のプロトコルで使用可能です。ブロック・シンクロナイザーがイネーブルされ、ギアボックス比が66:32、66:40、または66:64 である際の、Basic (Enhanced PCS) モードでスクランブラをイネーブルにできます。
TX scrambler seed (10GBASE-R/Interlaken) ユーザー指定の58 ビットの値 Interlaken プロトコル用にゼロ以外のシードを用意する必要があります。マルチレーンのInterlaken トランシーバー・ネイティブPHY IP では、最初のレーンのスクランブラがこのシードを有します。他のレーンのスクランブラは、このシードにレーンあたり1 を増加させたシードを有します。10GBASE-R の最初のシードは0x03FFFFFFFFFFFFFF です。このパラメーターは10GBASE-R とInterlaken のプロトコルに必要です。
Enable RX descrambler (10GBASE-R/Interlaken) On/Off デスクランブラ機能をイネーブルします。このオプションは、Basic (Enhanced PCS) モード、Interlaken と、10GBASE-R のプロトコルで使用できます。ブロック・シンクロナイザーがイネーブルされ、ギアボックス比が66:32、66:40、または66:64 のBasic (Enhanced PCS) モードでデスクランブラをイネーブルにできます。
表 26.  Interlaken Disparity Generator and Checker パラメーター
パラメーター 範囲 説明
Enable Interlaken TX disparity generator On/Off このオプションをオンにすると、エンハンストPCS はディスパリティー・ジェネレーターをイネーブルします。このオプションはInterlaken プロトコルで使用可能です。
Enable Interlaken RX disparity checker On/Off このオプションをオンにすると、エンハンストPCS がディスパリティー・チェッカーをイネーブルします。このオプションはInterlaken プロトコルで使用可能です。
Enable Interlaken TX random disparity bit On/Off Interlaken ランダム・ディスパリティー・ビットをイネーブルします。イネーブルすると、レイテンシーを1 サイクル削減するディスパリティー・ビットとして乱数が使用されます。
表 27.  Block Synchronizer パラメーター
パラメーター 範囲 説明
Enable RX block synchronizer On/Off このオプションをオンにすると、エンハンストPCS はRX ブロック・シンクロナイザーをイネーブルします。このオプションはBasic (Enhanced PCS) モード、Interlaken と10GBASE-R のプロトコルで使用可能です。
Enable rx_enh_blk_lock port On/Off rx_enh_blk_lock ポートをイネーブルします。ブロック・シンクロナイザーをイネーブルした際に、この信号はブロックが境界を検出したことを示すためにアサートされます。
表 28.  Gearbox パラメーター
パラメーター 範囲 説明
Enable TX data bitslip On/Off このオプションをオンにすると、TX ギアボックスは、ビットスリップ・モードで動作します。tx_enh_bitslip port は、TX パラレルデータがPMA に行く前にスリップするビット数を制御します。
Enable TX data polarity inversion On/Off このオプションをオンにすると、TX データの極性が反転されます。これによりPCB 上の誤った配置配線を修正することができます。
Enable RX data bitslip On/Off このオプションをオンにすると、エンハンストPCS RX ブロック・シンクロナイザーがビットスリップ・モードで動作します。イネーブルすると、PMA からのRX パラレルデータをPCS に渡す前で1 ビットスリップさせるために、rx_bitslip port が立ち上がりエッジでアサートされます。
Enable RX data polarity inversion On/Off このオプションをオンにすると、RX データの極性が反転されます。これによりPCB 上の誤った配置配線を修正することができます。
Enable tx_enh_bitslip port On/Off tx_enh_bitslip ポートをイネーブルします。TX ビットスリップをイネーブルした際に、この信号は、TX パラレルデータがPMA に行く前にスリップするビット数を制御します。
Enable rx_bitslip port On/Off rx_bitslip port をイネーブルします。RX ビットスリップをイネーブルした際に、PMA からのRX パラレルデータをPCS に渡す前で1 ビットスリップさせるために、rx_bitslip 信号が立ち上がりエッジでアサートされます。このポートは標準PCS とエンハンストPCS とで共有されています。
表 29.  KR-FEC パラメーター
パラメーター 範囲 説明
Enable RX KR-FEC error marking On/Off このオプションをオンにすると、デコーダーは訂正不可能なエラーを検出した際に両方の同期ビット (2'b11) をアサートします。この機能はKR-FEC デコーダーを通過するレイテンシーを増加させます。
Error marking type 10G、40G エラー・マーキング・タイプを指定します (10G または40G)
Enable KR-FEC TX error insertion On/Off KR-FEC エンコーダーのエラー挿入機能をイネーブルします。この機能を使用して、現在のワードのビット0 で始まるデータを破損させることにより、エラーを挿入することができます。
KR-FEC TX error insertion spacing User Input (1 ビット ～ 15 ビット) KR-FEC のTX エラー挿入の間隔を指定します。
Enable tx_enh_frame port On/Off

tx_enh_frame port をイネーブルします。

Enable rx_enh_frame port On/Off rx_enh_frame port をイネーブルします。
Enable rx_enh_frame_diag_status port On/Off rx_enh_frame_diag_status port をイネーブルします。
関連情報
レベル 2 の表題