2.6.4.4. クロック・インターフェイスとリセット・インターフェイス

インテル® Arria® 10 トランシーバーPHY ユーザーガイド

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ID 683617

日付 4/20/2017

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2.6.4.4. クロック・インターフェイスとリセット・インターフェイス

TX PMA 向けに1G データレートでクロックを生成するために、fPLL またはCMU PLL を使用します。10G データレートでは、ATX PLL またはCMU PLL を使用します。1G データレートでは、TX とRX のクロック周波数は125 MHz であり、これはMAC データレートの1/8 です。10G データレートでは、TX とRX のクロック周波数は156.25 MHz であり、これはMAC データレートの1/64 です。fPLL を使用して156.25 MHz のクロックを直接的に生成することもでき、TX PLL からのクロックを33 で分周することもできます。1G/10GbE PHY は、ボンディング・クロックをサポートしていません。

以下の図にこのコアのクロックの概要を示します。

図 75. 標準と10G のPCS ならびにTX PLL のクロック

以下の表にクロック信号とリセット信号をリストします。

表 128. クロック信号とリセット信号
信号名	入力/出力	説明
`tx_serial_clk_10g`	入力	10G PLL から10G PHY TX PMA を駆動する高速クロックです。このクロックの周波数は5.15625 GHz です。
`tx_serial_clk_1g`	入力	外部1G PLL からTX 高速シリアル・インターフェイス (HSSI) 回路を駆動するクロックです。ネイティブPHY の`tx_serial_clk` 入力に接続されます。
`rx_cdr_ref_clk_10g`	入力	10G PHY RX PLL のリファレンス・クロックです。このクロックの周波数は644.53125 MHz または322.2656 MHz にできます。
`rx_cdr_refclk_1g`	入力	RX HSSI 回路を駆動するRX 1G PLL のリファレンス・クロックです。ネイティブPHY の`rx_cdr_refclk` 入力に接続されます。
`mgmt_clk`	入力	Avalon-MM クロックであり、コントロール・システムクロックです。周波数の範囲は100 MHz から125 MHz です。
`mgmt_clk_reset`	入力	アサートされるとPHY 全体をリセットします。
`xgmii_tx_clk`	入力	MAC へのXGMII TX インターフェイス向けクロックです。`tx_div_clkout` に接続します。これはネイティブPHY の`tx_coreclkin` ポートを駆動します。
`xgmii_rx_clk`	入力	MAC とインターフェイスするXGMII RX 用のクロックです。インテルは、TSE で使用するためにPLL に直接接続することを推奨します。ネイティブPHY の`rx_coreclkin` を駆動します。周波数は156.25 MHz または312.5 MHz です。
`tx_clkout`	出力	送信パラレルクロックです。HSSI の`out_pld_pcs_tx_clk_out` から供給されます。XGMII クロックまたはGMII クロックに供給するために使用することができますが、PHY がリコンフィグレーションされた場合には周波数が変更されます。周波数は125、156.25、161、258、または312.5 MHz です。
`rx_clkout`	出力	受信パラレルクロックです。HSSI の`out_pld_pcs_rx_clk_out` から供給されます。PHY がリコンフィグレーションされた場合に周波数が変更さます。周波数は125、156.25、161、258、または312.5 MHz です。
`tx_pma_clkout`	出力	送信PMA クロックです。1588 モードのTX FIFO ならびに1G TX およびRX PCS のパラレル・データ・インターフェイス向けのクロックです。注：10G TX データパスを駆動するには`tx_div_clkout` または`xgmii_tx_clk` を使用してください。このクロックは1G モードGMII/MII データ、およびSyncE モードのために提供され、外部クロックソースをロックするためのリファレンスとして使用されるクロックです。周波数は125、161、または258 MHz です。
`rx_pma_clkout`	出力	受信PMA クロックです。1588 モードのRX FIFO ならびに1G RX FIFO 向けのクロックです。注：10G RX データパスを駆動するには`tx_div_clkout` または`xgmii_rx_clk` を使用してください。このクロックはSyncE モードのために提供され、外部クロックソースをロックするためのリファレンスとして使用されるクロックです。周波数は125、161、または258 MHz です。
`tx_div_clk`	出力	ネイティブのPHY の`tx_pma_div_clkout` から供給される送信33 分周クロックです。PHY が1G モードにリコンフィグレーションされた場合に周波数が変更されるとしても、MAC インターフェイスを駆動するために`xgmii_tx_clk` クロック入力と`xgmii_rx_clk` クロック入力に接続することができます。周波数は125、156.25、または312.5 MHz です。
`rx_div_clk`	出力	受信データから回復された受信33 分周クロックです。オート・ネゴシエーション (AN) とリンク・トレーニング (LT) ロジックを駆動するクロックであり、ネイティブPHY の`rx_pma_div_clkout` ポートから供給されます。注：10G TX データパスを駆動するには`tx_clkout` または`xgmii_rx_clk` を使用してください。PHY が1G モードにリコンフィグレーションされた場合に周波数が変更されます。周波数は125、156.25、または312.5 MHz です。
`calc_clk_1g`	入力	GIGE PCS 1588 モード向けのクロックです。すべてのスピードモードで高い精度を達成するために、`calc_clk_1g` の周波数に80 MHz が推奨されます。加えて、80 MHz クロックは、125 MHz の`pll_ref_clk_1g` 入力と同じppm (parts per million) を有する必要があります。レートマッチFIFO を伴わないランダムエラーを以下に示します。 1000 Mbps での±1 ns 100 Mbps での± 5 ns 10 Mbps での± 25 ns
`tx_analogreset`	入力	トランシーバーPHY のアナログTX 部分をリセットします。`mgmt_clk` と同期します。
`tx_digitalreset`	入力	トランシーバーPHY のデジタルTX 部分をリセットします。`mgmt_clk` と同期します。
`rx_analogreset`	入力	トランシーバーPHY のアナログRX 部分をリセットします。`mgmt_clk` と同期します。
`rx_digitalreset`	入力	トランシーバーPHY のデジタルRX 部分をリセットします。`mgmt_clk` と同期します。
`usr_seq_reset`	入力	シーケンサーをリセットします。PCS のリコンフィグレーションを開始し、AN かLT またはその両方のモードが有効になっている場合には、これらを再開させます。`mgmt_clk` と同期します。
`rx_data_ready`	出力	アサートされると、10G データの送信を開始できることを示します。`xgmii_rx_clk` と同期します。

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