2.6.6.10. XAUI PHY レジスターのインターフェイスおよびレジスターの説明

インテル® Arria® 10 トランシーバーPHY ユーザーガイド

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ID 683617

日付 4/20/2017

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2.6.6.10. XAUI PHY レジスターのインターフェイスおよびレジスターの説明

Avalon-MM PHY 管理インターフェイスが、XAUI PHY IP コアのPCS、PMA、およびトランシーバー・リコンフィグレーション・レジスターへのアクセスを提供します。

表 175. Avalon-MM PHY 管理インターフェイスの信号
信号名	入力/出力	説明
`phy_mgmt_clk`	入力	Avalon-MM クロック入力です。
`phy_mgmt_clk_reset`	入力	XAUI PHY 全体をリセットするグローバルリセット信号です。この信号はアクティブHigh で、レベル・センシティブです。
`phy_mgmt_addr[8:0]`	入力	9 ビットのAvalon-MM アドレスです。
`phy_mgmt_writedata[31:0]`	入力	32 ビットの入力データです。
`phy_mgmt_readdata[31:0]`	出力	32 ビットの出力データです。
`phy_mgmt_write`	入力	書き込み信号。High にアサートします。
`phy_mgmt_read`	入力	読み出し信号。High にアサートします。
`phy_mgmt_waitrequest`	出力	アサートされると、Avalon-MM スレーブ・インターフェイスが読み出しまたは書き込み要求に応答できないことを示します。アサートされた際には、Avalon-MM スレーブ・インターフェイスへのコントロール信号を一定に保つ必要があります。

Avalon-MM インターフェイスについてのタイミング図も含めた詳細は、Avalon Interface Specifications を参照してください。

以下の表で、Avalon-MM PHY 管理インターフェイスを使用してワードアドレスと32 ビット・エンベデッド・プロセッサーによってアクセスできるレジスターについて説明します。1 つのアドレス空間で、すべてのレジスターへのアクセスが提供されます。

注: 予約または未定義のレジスターアドレスに書き込みをすると、未定義の副次的な影響が生じる恐れがあります。

表 176. XAUI PHY IP コアのレジスター
ワードアドレス	ビット	読出 (R) /書込 (W)	レジスター名	説明
リセット・コントロール・レジスター：自動リセット・コントローラー
0x041	[31:0]	RW	`reset_ch_bitmask`	アドレス0x042 と0x044 にあるリセットレジスターのビットマスクです。デフォルト値はすべて1 です。ビット< `n` > = 1 であれば、チャネル< `n` >をリセットできます。
0x042	[1:0]	W	`reset_control` (書き込み)	ビット0 に1 を書き込むと、リセット・コントローラー・モジュールを用いたTX デジタルリセットを開始します。リセットは`reset_ch_bitmask` でイネーブルされたチャネルに対して作用します。ビット1 に1 を書き込むと、`reset_ch_bitmask` でイネーブルされたチャネルのRX デジタルリセットを開始します。このビットはセルフクリアします。
0x042	[1:0]	R	`reset_status` (読み出し)	ビット0 を読み出すと、リセット・コントローラーのTX レディビットのステータスを返します。ビット1 を読み出すと、リセット・コントローラーのRX レディビットのステータスを返します。このビットはセルフクリアします。
リセット・コントロール：マニュアルモード
0x044	[31:4,0]	RW	予約済み	予約ビットには0 を書き込んでおけば安全です。
	[1]	RW	`reset_tx_digital`	1 を書き込むと、内部TX デジタルリセット信号をアサートさせ、`reset_ch_bitmask` でイネーブルされたすべてのチャネルがリセットされます。リセット状態を解除するには0 を書き込む必要があります。
	[2]	RW	`reset_rx_analog`	1 を書き込むと、内部RX アナログリセット信号をアサートさせ、`reset_ch_bitmask` でイネーブルされたRX アナログロジックのすべてのチャネルがリセットされます。リセット状態を解除するには0 を書き込む必要があります。
	[3]	RW	`reset_rx_digital`	1 を書き込むと、RX デジタルリセット信号をアサートさせ、`reset_ch_bitmask` でイネーブルされたRX デジタルチャネルがリセットされます。リセット状態を解除するには0 を書き込む必要があります。
PMA コントロールおよびステータスレジスター
0x061	[31:0]	RW	`phy_serial_loopback`	チャネル< `n` >に1 を書き込むと、チャネル< `n` >をシリアル・ループバック・モードにします。プレCDR またはポストCDR シリアル・ループバック・モードについて詳しくは、Loopback Modes を参照してください。
0x064	[31:0]	RW	`pma_rx_set_locktodata`	セットされると、RX CDR PLL をプログラミングし、受信データにロックします。ビット< `n` >はチャネル< `n` >に対応します。
0x065	[31:0]	RW	`pma_rx_set_locktoref`	セットされると、RX CDR PLL をプログラミングし、リファレンス・クロックにロックします。ビット< `n` >はチャネル< `n` >に対応します。
0x066	[31:0]	RO	`pma_rx_is_lockedtodata`	アサートされると、RX CDR PLL がRX データにロックされたことを示し、RX CDR がLTR モードからLTD モードに変更したことを示します。ビット< `n` >はチャネル< `n` >に対応します。
0x067	[31:0]	RO	`pma_rx_is_lockedtoref`	アサートされると、RX CDR PLL がリファレンス・クロックにロックされたことを示します。ビット< `n` >はチャネル< `n` >に対応します。
XAUI PCS
0x084	[31:16]	N/A	予約済み	N/A
	[15:8]	R	予約済み	N/A
	[7:0]	R	`syncstatus[7:0]`	対応するビットの同期ステータスを記録します。RX 同期ステータスレジスターは、ソフトXAUI リンクあたり合計4 ビットであり、チャネルあたりでは1 ビットです。ソフトXAUI はビット0～3 を使用します。`syncstatus` レジスターの値を読み出すと、ビットをクリアします。 From block：ワードアライナー
0x085	[31:16]	N/A	予約済み	N/A
	[15:8]	R	`errdetect[7:0]`	セットされると、受信した10 ビットのコードグループに8B/10B コード違反またはディスパリティー・エラーがあることを示します。`errdetect` と`disperr` を併せて使用することにより、コード違反エラーか、ディスパリティー・エラーか、または両方かを区別します。XAUI リンクあたり合計8 ビット、RX チャネルあたりでは2 ビットです。`errdetect` レジスターの値を読み出すと、ビットをクリアします。 From block：8B/10B デコーダー
	[7:0]	R	`disperr[7:0]`	受信した10 ビットのコードまたはデータグループにディスパリティー・エラーがあることを示します。セットされると、対応する`errdetect` ビットもまたセットされます。XAUI リンクあたり合計8 ビット、RX チャネルあたりでは2 ビットです。`errdetect` レジスターの値を読み出すと、ビットはクリアされます。 From block：8B/10B デコーダー
0x08a	[0]	RW	`simulation_flag`	このビットを1 にセットすると、シミュレーションの際にリセットタイマーとロスタイマーの時間を短縮します。インテルは、シミュレーション向けにこのビットをセットしておくことを推奨します。

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